【文章內容簡介】 電源電平轉換芯片 ,使用 +5v 單電源供電。 40M時鐘信號 EP1C12引腳 40MHZ J3 總結 第 11 頁 （共 37 頁） 圖 7 MAX232 芯片 引腳介紹 第一部分是電荷泵電路。由 6 腳和 4 只電容構成。功能是產生 +12v 和 12v 兩個電源，提供給 RS232 串口電平的需要。 第二部分是數(shù)據(jù)轉換通道。由 1 1 1 14 腳構成兩個數(shù)據(jù)通道。 其中 13 腳（ R1IN）、 12 腳（ R1OUT）、 11 腳（ T1IN）、 14 腳（ T1OUT）為第一數(shù)據(jù)通道。 8 腳（ R2IN）、 9 腳（ R2OUT）、 10 腳（ T2IN）、 7 腳（ T2OUT）為第二數(shù)據(jù)通道。 TTL/CMOS 數(shù)據(jù)從 T1IN、 T2IN 輸入轉換成 RS232 數(shù)據(jù)從 T1OUT、 T2OUT送到電腦 DB9 插頭； DB9 插頭的 RS232 數(shù)據(jù)從 R1IN、 R2IN 輸入轉換成TTL/CMOS 數(shù)據(jù)后從 R1OUT、 R2OUT 輸出。 第三部分是供電。 15 腳 GND、 16 腳 VCC（ +5v）。 主要特點 符合所有的 RS232C 技術標準 只需要單一 +5V 電源供電 片載電荷泵具有升壓、電壓極性反轉能力，能夠產生 +10V 和 10V 電壓V+、 V 功耗低，典型供電電流 5mA 內部集成 2 個 RS232C 驅動器 內部集成兩個 RS232C 接收器 高集成度，片外最低只需 4 個電容即可工作。 RS232 RS232 接口是 1970 年由美國電子工業(yè)協(xié)會（ EIA）聯(lián)合貝爾系統(tǒng)、調制解調器廠家及計算機終 端生產廠家共同制定的用于串行通訊的標準。它的全名是 “ 數(shù)據(jù)終端設備（ DTE）和數(shù)據(jù)通訊設備（ DCE）之間串行二進制數(shù)據(jù)交換接口技術標準 ” 。 該標準規(guī)定采用一個 25 個腳的 DB25 連接器，對連接器的每個引腳的信號內容加以規(guī)定，基于 FPGA 的串口設計 第 12 頁 （共 40 頁） 還對各種信號的電平加以規(guī)定。隨著設備的不斷改進，出現(xiàn)了代替 DB25 的 DB9 接口，現(xiàn)在都把 RS232 接口叫做 DB9。 RS232C 的接口信號 ： RS232C 的功能特性定義了 25芯標準連接器中的 20根信號線，其中 2 條地線、 4 條數(shù)據(jù)線、 11 條控制線、 3 條定時信號線，剩下的 5 根線作備用或未定 義。常用的只有 10 根，它們是： （ 1）聯(lián)絡控制信號線： 數(shù)據(jù)發(fā)送準備好（ Data set readyDSR)—— 有效時（ ON）狀態(tài)，表明 MODEM處于可以使用的狀態(tài)。 數(shù)據(jù)終端 準備好 (Data terminal readyDTR)—— 有效時（ ON）狀態(tài)，表明數(shù)據(jù)終端可以使用。 這兩個信號有時連到電源上，一上電就立即有效。這兩個設備狀態(tài)信號有效，只表示設 備本身可用，并不說明通信鏈路可以開始進行通信了，能否開始進行通信要由下面的控制信號決定。 請求發(fā)送 (Request to sendRTS)—— 用來表示 DTE 請求 DCE 發(fā)送數(shù)據(jù)，即當終端要發(fā)送數(shù)據(jù)時，使該信號有效（ ON 狀態(tài)），向 MODEM 請求發(fā)送。它用來控制 MODEM 是否要進入發(fā)送狀態(tài)。 允許發(fā)送（ Clear to sendCTS） —— 用來表示 DCE 準備好接收 DTE 發(fā)來的數(shù)據(jù)，是對請求發(fā)送信號 RTS 的響應信號。當 MODEM 已準備好接收終端傳來的數(shù)據(jù)，并向前發(fā)送時，使該信號有效，通知終端開始沿發(fā) 送數(shù)據(jù)線 TxD 發(fā)送數(shù)據(jù)。 這對 RTS/CTS 請求應答聯(lián)絡信號是用于 半雙工 MODEM 系統(tǒng)中發(fā)送方式和接收方式之間的切換。在全雙工系統(tǒng)中，因配置雙向通道，故不需要 RTS/CTS聯(lián)絡信號，使其變高。 接收線信號檢出 (Received Line detectionRLSD)—— 用來表示 DCE 已接通通信鏈路，告知 DTE 準備接收數(shù)據(jù)。當本地的 MODEM 收到由通信鏈路另一端（遠地）的 MODEM 送來的載波信號時，使 RLSD 信號有效，通知終端準備接收，并且由 MODEM 將接收下來的載波信號解調成數(shù)字兩數(shù)據(jù)后，沿接收數(shù)據(jù)線 RxD送到終端。此線也叫做數(shù)據(jù)載波檢出 (Data Carrier dectectionDCD）線。 振鈴指示 (RingingRI)—— 當 MODEM 收到交換臺送來的振鈴呼叫信號時，使該信號有效（ ON 狀態(tài)），通知終端，已被呼叫。 （ 2）數(shù)據(jù)發(fā)送與接收線： 發(fā)送數(shù)據(jù) (Transmitted dataTxD)—— 通過 TxD 終端將串行數(shù)據(jù)發(fā)送到MODEM， (DTE→DCE) 。 接收數(shù)據(jù) (Received dataRxD)—— 通過 RxD 線終端接收從 MODEM 發(fā)來的串行數(shù)據(jù)， (DCE→DTE) 。 （ 3）地線 ： 總結 第 13 頁 （共 37 頁） GND、 —— 保護地和信號地，無方向。 上述控制信號線何時有效，何時無效的順序表示了接口信號的傳送過程。例如，只有當 DSR 和 DTR 都處于有效（ ON）狀態(tài)時，才能在 DTE 和 DCE 之間進行傳送操作。若 DTE 要發(fā)送數(shù)據(jù)，則預先將 DTR 線置成有效 (ON)狀態(tài)，等CTS 線上收到有效 (ON)狀態(tài)的回答后，才能在 TxD 線上發(fā)送串 行數(shù)據(jù)。這種順序的規(guī)定對半雙工的 通信線路 特別有用，因為半雙工的通信才能確定 DCE 已由接收方向改為發(fā)送方向，這時線路才能開始發(fā)送。 2 個數(shù)據(jù)信號：發(fā)送 TXD；接收 RXD。 1 個信號地線： SG。 6 個控制信號： DSR 數(shù)傳發(fā)送準備好， Data Set Ready。 DTR 數(shù)據(jù)終端準備好， Data Terminal Ready。 RTS DTE 請求 DCE 發(fā)送（ Request To Send）。 CTS DCE 允許 DTE 發(fā)送（ Clear To Send），該信號是對 RTS 信號的回答。 DCD 數(shù)據(jù)載波檢測（ Data Carrier Detection），當本地 DCE 設備（ Modem）收到對方的 DCE 設備送來的載波信號時，使 DCD 有效，通知 DTE 準備接收， 并且由 DCE 將接收到的載波信號解調為 數(shù)字信號 ， 經 RXD 線送給 DTE。 RI 振鈴信號（ Ringing），當 DCE 收到對方的 DCE 設備送來的振鈴呼叫信號時，使該信號有效，通知 DTE 已被呼叫。 由于 RS232 接口標準出現(xiàn)較早，難免有不足之處，主要有以下四點： （ 1）接口的信號電平值較高，易損壞接口電路的芯片，又因為與 TTL 電平不兼容故需使用電平轉換電路方能與 TTL 電路連接。 （ 2）傳輸速率較低，在 異步傳輸時，波特率 ≤20Kbps。 （ 3）接口使用一根信號線和一根信號返回線而構成共地的傳輸形式，這種共地傳輸容易產生共模干擾，所以抗噪聲干擾性弱。 （ 4）傳輸距離有限，最大傳輸距離標準值為 50 英尺（實際 ≤15 米）。 RS232（ DB9） 接口定義 圖 8 接口說明 基于 FPGA 的串口設計 第 14 頁 （共 40 頁） 1 DCD 載波檢測 2 RXD 接收數(shù)據(jù) 3 TXD 發(fā)送數(shù)據(jù) 4 DTR 數(shù)據(jù)終端準備好 5 SG 信號地 6 DSR 數(shù)據(jù)準備好 7 RTS 請求發(fā)送 8 CTS 允許發(fā)送 9 RI 振鈴提示 系統(tǒng)硬件框圖 圖 9 系統(tǒng)硬件圖 主要 組成電路分析 本系統(tǒng)設計目標 主要 包括 兩個 部分： FPGA 模塊 、 電平轉換 模塊 。 。 FPGA AS 下載方式 JTAG 接口 MAX232 PC 終端 電源 時鐘晶振 總結 第 15 頁 （共 37 頁） FPGA 模塊 FPGA 模塊主要由波特率產生 模塊 、數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)接收模塊三部分組成。下圖為 FPGA 的頂層原理圖。 圖 10 .頂層模塊的電路圖 波特率產生模塊 : 波特率發(fā)生器實際上就是一個分頻器?？梢愿鶕?jù)給定的系統(tǒng)時鐘（晶振時鐘）和要求的波特率算出波特率分頻因子，算出的波特率 分頻器的分頻數(shù)。即 分頻數(shù) =系統(tǒng)時鐘 ／ (16 波特率 )， 波特率分頻 數(shù) 可以根據(jù)不同的應用需要更改。題目要求 波特率為 9600bit/s， 由于 FPGA的 EP1C12核心板提供了高精度、高穩(wěn)定性的40MHz時鐘源。 波特率發(fā)生器模塊圖如下所示 圖 11 波特率發(fā)生器模塊圖 基于 FPGA 的串口設計 第 16 頁 （共 40 頁） 波特率發(fā)生器的仿真結果 如圖： Clk：時鐘信號周期 Resetb：復位信號 Bclk：輸出波特率時鐘信號周期 圖 12 波特率發(fā)生器的仿真波形 UART 接收器模塊 : 由于串行數(shù)據(jù)幀和接收時鐘是異步的，由邏輯 1 轉為邏輯 0 可以被視為一個數(shù) 據(jù)幀的起始位。然而，為了避免毛刺影響，能夠得到正確的起始位信號，必須要求接收到的起始位在波特率時鐘采樣的過程中至少有一半都是屬于邏輯 0 才可認定接收到的是起始位。由于內部采樣時鐘 bclk 周期（由波特率發(fā)生器產生）是發(fā)送或接收波特率時鐘頻率的 16 倍，所以起始位需要至少 8 個連續(xù) bclk 周期的邏輯0 被接收到，才認為起始位接收到，接著數(shù)據(jù)位和奇偶校驗位將每隔 16 個 bclk 周期被采樣一次（即每一個波特率時鐘被采樣一次）。如果起始位的確是 16 個 bclk 周期長，那么接下來的數(shù)據(jù)將在每個位的中點處被采樣。 R_START 狀態(tài)：當 UART 接收器復位后，接收狀態(tài)機將處于這一狀態(tài)。在此狀態(tài)，狀態(tài)機一直在等待 RXD 的電平跳轉，從邏輯 1 變?yōu)檫壿?0，即起始位，這意味著新的一幀 UART 數(shù)據(jù)幀的開始，一旦起始位被確定，狀態(tài)機將轉入 R_CENTER 狀態(tài)。圖 6 中的 RXD_SYNC 信號是 RXD 的同步信號，因為在進行邏輯 1 或邏輯 0 判斷時，不希望檢測的信號是不穩(wěn)定的，所以不直接檢測 RXD 信號，而是檢測經過同步后的RXD_SYNC 信號。 R_CENTER 狀態(tài)：對于異步串行信號，為了使每一次都檢測到正確的位信號，而是在較后的數(shù)據(jù)位檢測時累計誤差 較小，顯然在每位的中點檢測是最為理想的。在本狀態(tài)，就是由起始位求出每位的中點，通過對 bclk 的個數(shù)進行計數(shù)（ RCNT16），但計數(shù)值不是想當然的“ 1000”，要考慮經過一個狀態(tài)，也即經過了一個 bclk 周期，所希望得到的是在采樣時 1/2 位。另外，可能在 R_START 狀態(tài)檢測到的起始位不是總結 第 17 頁 （共 37 頁） 真正的起始位，可能是一個偶然出現(xiàn)的干擾尖脈沖（負脈沖）。這種干擾脈沖的周期是很短的，所以可以認為保持邏輯 0 超過 1/4 個位時間的信號一定是起始位。 圖 13 UART 接收器的接收狀態(tài)機 注：狀態(tài)機一共有 5 個狀態(tài)： R_START（等待起始位）、 R_CENTER（求中點）、R_WAIT（等待采樣）、 R_SAMPLE（采樣）和 R_STOP（停止位接收）。 R_WAIT 狀態(tài)：當狀態(tài)機處于這一狀態(tài)，等待計滿 15 個 bclk，在第 16 個 bclk是進入 R_SAMPLE 狀態(tài)進行數(shù)據(jù)位的采樣檢測，同時也判斷是否采集的數(shù)據(jù)位長度已達到數(shù)據(jù)幀的長度，如果到來，就說明停止位來臨了。在本設計中默認為 8，即對應的 UART 工作在 8 位數(shù)據(jù)位、無校驗位格式。 R_SAMPLE 狀態(tài)：即數(shù)據(jù)位采樣檢測，完成后無條件狀態(tài)機轉入 R_WAIT 狀態(tài)，等待下次數(shù)據(jù) 位的到來。 R_ST