【正文】 END PROCESS P3。 END IF。139。 THEN COUNT2:=NOT COUNT2。039。 END IF。139。EVENT AND PRECLK=39。 END IF。 ELSIF CLK139。039。 驅(qū)動(dòng)揚(yáng)聲器的音頻信號(hào) END SPEAKER。 USE 。 END BEHAVIORAL。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。HIGH=39。 高低音顯示信號(hào) TONE0 : OUT INTEGER RANGE 0 TO 2047)。 USE 。 END BEHAVIORAL。 U1:ABC PORT MAP(CLK=CLK, TONE_KEY2= TONEKEY, TONE_KEY_0=S2,AUTO=HANDTOAUTO)。 16 Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。 TONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 END COMPONENT。 COMPONENT mama PORT ( CLK :IN STD_LOGIC。 AUTO: IN STD_LOGIC。 TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 TONE_KEY_0 : OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 ENTITY MUSIC IS PORT ( CLK :IN STD_LOGIC。 Notes 12 附錄： 13 14 存儲(chǔ)模塊 ： LIBRARY IEEE。 Select the auto play mode button, storage containers will be writing good music information in general to choose and removed every corresponding frequency output, the realization of automatic instrument. Audio generator frequency device to achieve by points, can produce 16 frequency, these frequencies after enlargement drive horn, can sound. Keywords: FPGA。從課題的選擇到 課題的最終完成， 曾 老師都始終給予我細(xì)心的 指導(dǎo)和不懈的支持。例如在焊接電路時(shí)，由于不夠細(xì)心 ， 把 FPG 的插槽錯(cuò)焊成排針。 通過(guò)設(shè)置不同的工作模式，測(cè)試手動(dòng)演奏和自動(dòng)演奏各個(gè)功能，都能正常完成，且有較好音質(zhì) ， 各模式之間的切換也正確無(wú)誤。首先對(duì) 12MHz 的基準(zhǔn)脈沖進(jìn)行分頻得到 1MHz 的脈沖，然后按照 tone1 輸入的分頻系數(shù)對(duì) 1MHz 的脈沖再次分頻，得到的便是所需要的頻率。 自動(dòng)演奏模塊如圖 43 所示： 圖 43 自動(dòng)演奏模塊 音階發(fā)生器模塊 音 階 發(fā)生器的作用是產(chǎn)生獲得音階的分頻預(yù)置值。 設(shè)計(jì)模塊 本系統(tǒng)主要由三個(gè)功能模塊組成： 、 和 。 74LS48 簡(jiǎn)圖 32： 圖 32 74LS48 簡(jiǎn)圖 第 4 章 軟件設(shè)計(jì) 系統(tǒng)的流程 本設(shè)計(jì)采用 Altera 公司的 EDA 軟件系統(tǒng) EP2C8Q208C8 來(lái)完成。如圖所示獨(dú)立式鍵盤電路接口信息 為獨(dú)立的 譯碼電路，譯碼 時(shí) 只對(duì)單鍵輸入進(jìn)行 ，該系統(tǒng)中用到了 16 個(gè)獨(dú)立鍵 。 Cyclone II 器件 通過(guò)使硅片 的 面積最小化， 所以 可以在單芯片上支持復(fù)雜的數(shù)字系統(tǒng)，而 且 在成本上還 可以和 ASIC 進(jìn)行 競(jìng)爭(zhēng)。其系統(tǒng)結(jié)構(gòu)如下圖 所示 ： 圖 23 音樂(lè)電子琴的系統(tǒng)設(shè)計(jì)框圖 硬件系統(tǒng)主要 由 FPGA 模塊，顯示模塊，按鍵模塊 以及 揚(yáng)聲器電路 組成 。由于每輸入一個(gè)信號(hào)，就產(chǎn)生一個(gè)特定的輸出信號(hào)，且每種情況均能羅列，再加上情況總數(shù)（電子琴音調(diào)個(gè)數(shù)）不是很大，故我們使case語(yǔ)句來(lái)實(shí)現(xiàn)。 方法 二 ：使用減法計(jì)數(shù)器，計(jì)數(shù)器的數(shù)值由分頻系數(shù)值向下遞減，在減為零時(shí)跳變并重新賦值，原理與第一種類似。如果樂(lè)譜中某個(gè)音符為三拍音長(zhǎng)，那又該如何控制呢？其實(shí)只要在 3 個(gè)連續(xù)地址存放該音符，這時(shí) 就會(huì)發(fā)三個(gè) 秒的音長(zhǎng)，即持續(xù)了三拍的時(shí)間，通過(guò)這樣一個(gè)簡(jiǎn)單的操作就可以控制音長(zhǎng)了。各 音名對(duì)應(yīng)的分頻系數(shù)如圖 22 所示： 音名 頻率 /Hz 分頻系數(shù) 音名 頻率 /Hz 分頻系數(shù) 中音 1 523 956 高音 1 1047 478 中音 2 578 865 高音 2 1175 425 中音 3 659 759 高音 3 1319 379 中音 4 698 716 高音 4 1397 358 中音 5 784 668 高音 5 1586 315 中音 6 880 568 高音 6 1760 284 中音 7 988 506 高音 7 1976 253 低音 5 392 1276 低音 6 440 1136 表 22 各音名對(duì)應(yīng)的分頻系數(shù) 音符的持續(xù)時(shí)間須根據(jù)樂(lè)曲的速度及每個(gè)音符的節(jié)拍數(shù)來(lái)確定。由于數(shù)控分頻器輸出的波形是脈寬極窄的脈沖波，為了更好的驅(qū)動(dòng)揚(yáng)聲器發(fā)聲，在到達(dá)揚(yáng)聲器之前需要均衡占空比，從而生成各音符對(duì)應(yīng)頻率的對(duì)稱方波輸出。 在 實(shí)際的設(shè)計(jì) 中 應(yīng)綜合考慮 這 兩方面的因素，在盡量減小頻率誤差的前提下取合適的時(shí)鐘頻率。另外，音符 A(簡(jiǎn)譜中的低音 5)的頻率為392Hz，音符 E 到 F 之間、 B 到 C 之間為半音，其 余為全音。為了 準(zhǔn)確地演奏出一首樂(lè)曲，僅僅讓揚(yáng)聲器能夠發(fā) 出聲音是遠(yuǎn)遠(yuǎn)不 夠的，還必須準(zhǔn)確地控制樂(lè)曲的節(jié)奏，即每個(gè)音符的持續(xù)時(shí)間。其特點(diǎn)是直接用現(xiàn)成的 IC組合而成，簡(jiǎn)單方便，但本系統(tǒng)需用到許多分頻器， 這就 使得 需要用到相當(dāng)多的 IC， 從 而 造成了 體積 過(guò)于 龐大， 而且 連線 也會(huì)比較 復(fù)雜。目前 Altera 已經(jīng)停止了對(duì)Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證 。最后把適配后生成的下載或配置文件通過(guò)編程器或編程電纜下載到具體的 FPGA/CPLD 器件中去，以便進(jìn)行硬件調(diào)試和驗(yàn)證，而實(shí)現(xiàn)可編程的專用集成電路 ASIC 的設(shè)計(jì)。 VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫(kù)的設(shè)計(jì)特點(diǎn)。 VHDL 語(yǔ)言和 QUARTUS II 環(huán)境簡(jiǎn)介 VHDL語(yǔ)言 簡(jiǎn)介 VHDL 是超高速集成電路硬件描述語(yǔ)言 ， 是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。 EDA（ 電子設(shè)計(jì)自動(dòng)化 ) 代 表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向 ， 它的基本特征是 ：設(shè)計(jì)人員按照 “ 自頂向下 ” 的設(shè)計(jì)方法 ， 對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分 ， 系統(tǒng)的關(guān)鍵電路用一片或幾片集成電路 （ FPGA/CPLD) 實(shí)現(xiàn)。 課題分析 隨著電子技術(shù)的高速發(fā)展， 由于 FPGA/CPLD 具有 高速、高可靠性、串并行工作方式等突出優(yōu)點(diǎn) ，所以 在電子設(shè)計(jì)中 受到 廣泛 的 應(yīng)用， 并且它 代表著未來(lái) EDA 設(shè)計(jì)的方向。 選擇手動(dòng)彈奏模式按鍵時(shí)，按下 音符鍵后就會(huì)選通相應(yīng)的頻率輸出；選擇自動(dòng)演奏模式按鍵時(shí)，儲(chǔ)存器 會(huì)將編寫好的音樂(lè)信息依次取出，去選通各個(gè)對(duì)應(yīng)的頻率輸出，實(shí)現(xiàn)自動(dòng) 演奏 。 泉 州 師 范 學(xué) 院 畢業(yè)論文（設(shè)計(jì)） 題目 基于 FPGA 的電子琴 設(shè)計(jì) 物理與信息工程 學(xué)院 電子信息科學(xué)與技術(shù) 專業(yè) 2021 級(jí) 學(xué)生姓名