基于fpga的svpwm算法的實(shí)現(xiàn)畢業(yè)論文-資料下載頁(yè)
2025-06-18 15:41本頁(yè)面
【正文】 。 參考矢量位置判斷模塊扇區(qū)判斷模塊主要程序：case (N_ST1) S0:begin V=1。 if(X==170) N_ST1=S1。 else X=X+1。 end//扇區(qū)ⅠS1:begin V=2。 if(X==341) N_ST1=S2。 else X=X+1。 end//扇區(qū)Ⅱ S2:begin V=3。 if(X==511) N_ST1=S3。 else X=X+1。 end//扇區(qū)Ⅲ S3:begin V=4。 if(X==682) N_ST1=S4。 else X=X+1。 end//扇區(qū)Ⅳ S4:begin V=5。 if(X==853) N_ST1=S5。 else X=X+1。 end//扇區(qū)Ⅴ S5:begin V=6。 if(X==1023) N_ST1=S0。 else X=X+1。 end//扇區(qū)Ⅵdefault：N_ST1=N_ST1；endcaseROM_CTR模塊包含了兩種功能：一種是通過(guò)電源頻率值的輸入，將頻率轉(zhuǎn)化為斜坡信號(hào)然后每一個(gè)調(diào)制周期都將控制下一個(gè)模塊運(yùn)作一次，另外一種則是扇區(qū)判斷，這里使用了計(jì)數(shù)器從0計(jì)數(shù)到1023這個(gè)過(guò)程所使用的時(shí)間來(lái)表示一個(gè)周期，而將這個(gè)周期分為6個(gè)時(shí)間段，即計(jì)數(shù)值1023分為6段來(lái)一一對(duì)應(yīng)每一個(gè)扇區(qū)見(jiàn)程序。，參考電壓矢量按Ⅰ—Ⅱ—Ⅲ—Ⅳ—Ⅴ—Ⅵ這樣的扇區(qū)順序旋轉(zhuǎn)輸出的扇區(qū)號(hào)同樣按這樣的順序呈現(xiàn)周期的階梯信號(hào)。 PWM信號(hào)發(fā)生模塊 PWM信號(hào)發(fā)生模塊 PWM信號(hào)發(fā)生模塊輸入開(kāi)關(guān)導(dǎo)通時(shí)間TT2，并通過(guò)參考矢量所在的扇區(qū)號(hào)使用計(jì)數(shù)器的方法輸出相應(yīng)的PWM六路脈沖信號(hào)。 PWM信號(hào)仿真圖 ，在每一個(gè)調(diào)制周期內(nèi)六個(gè)開(kāi)關(guān)電路都要導(dǎo)通一段時(shí)間參與矢量合成，并且在每一個(gè)調(diào)制周期內(nèi)導(dǎo)通時(shí)間對(duì)稱。 死區(qū)模塊 死區(qū)模塊 在SVPWM信號(hào)投入實(shí)際運(yùn)用當(dāng)中，逆變器中的開(kāi)關(guān)電路的開(kāi)關(guān)器件并不是理想的器件，所以開(kāi)通和關(guān)斷都會(huì)有一定的延時(shí)，所以必須增加一個(gè)死區(qū)環(huán)節(jié)，以防止器件在導(dǎo)通后原本應(yīng)該關(guān)斷的器件可靠地關(guān)斷。 死區(qū)模塊仿真圖 ，死區(qū)模塊的作用是當(dāng)開(kāi)關(guān)導(dǎo)通的時(shí)候延時(shí)一段時(shí)間再發(fā)出導(dǎo)通信號(hào)，而關(guān)斷的時(shí)候則立即發(fā)出關(guān)斷信號(hào)，以確保開(kāi)關(guān)電路的可靠工作。 軟件總系統(tǒng) 通過(guò)將本章所提的所有模塊輸入輸出口連接，得到軟件總圖見(jiàn)附錄，呈現(xiàn)馬鞍波，即我們所需要的波形。當(dāng)電源頻率上升到一定的時(shí)候，開(kāi)關(guān)矢量就無(wú)法通過(guò)線性組合的方式來(lái)合成參考矢量，在程序中的反映是兩個(gè)開(kāi)關(guān)矢量的持續(xù)時(shí)間之和超出了調(diào)制周期的時(shí)間，那么在這里，當(dāng)它超出了調(diào)制周期的時(shí)間，我們則按比例縮減到時(shí)間的允許范圍內(nèi)。 軟件總系統(tǒng)仿真圖 過(guò)調(diào)制波形仿真圖4 硬件與調(diào)試 本文通過(guò)StormⅢ FPGA 、4，其中開(kāi)發(fā)板的核心FPGA芯片為Altera 公司的EP3C10E144C8這一款芯片，其邏輯宏單元個(gè)數(shù)10320，內(nèi)存容量42萬(wàn)位左右，完全滿足所編寫程序所需要的硬件條件。 其中，將輸出的PWM信號(hào)接入RC濾波電路后則在不過(guò)調(diào)制的情況下，用示波器觀察可呈現(xiàn)出馬鞍波。其中濾波電路要滿足以下公式[12]： () 其中電阻與電容的乘積略小即可，本文以R=20Ω，C=1μF來(lái)搭建硬件測(cè)試電路，其示波器測(cè)得波形如圖： 15HZ波形圖 30HZ波形圖 ，電源頻率由15HZ變化到30HZ，其周期越來(lái)越短的同時(shí)，幅值也跟著上升，就滿足三相異步電機(jī)的在基頻以下調(diào)速需要保持電壓的有效值與頻率的比值恒定。 過(guò)調(diào)制波形圖 、跟仿真結(jié)果一致，算法的實(shí)現(xiàn)準(zhǔn)確。見(jiàn)附錄5，這里使用了單片機(jī)給定頻率信號(hào)，頻率輸入到FPGA開(kāi)發(fā)板，經(jīng)過(guò)SVPWM算法運(yùn)算后輸出出六路PWM信號(hào)，并且將這六路信號(hào)通過(guò)一個(gè)驅(qū)動(dòng)電路，來(lái)驅(qū)動(dòng)一臺(tái)小型的三相交流電機(jī)。在驅(qū)動(dòng)三相交流電機(jī)過(guò)程當(dāng)中，改變單片機(jī)發(fā)出的給定頻率值，可調(diào)節(jié)電機(jī)的轉(zhuǎn)速，說(shuō)明了算法實(shí)現(xiàn)的可靠。5 總結(jié)與展望 本文總結(jié)了以FPGA作為硬件基礎(chǔ)，Verilog HDL 作為軟件基礎(chǔ)，將SVPWM的理論運(yùn)算通過(guò)軟件編程實(shí)現(xiàn)，給出了整個(gè)運(yùn)算過(guò)程的核心運(yùn)算公式，并且通過(guò)仿真驗(yàn)證，硬件濾波電路搭建的驗(yàn)證，使用硬件驅(qū)動(dòng)一臺(tái)三相交流電機(jī)，說(shuō)明了整個(gè)設(shè)計(jì)的正確性，將理論上的算法實(shí)現(xiàn)到實(shí)際當(dāng)中去。但是仍然有缺點(diǎn)，比如硬件資源利用率的提高，雖然通過(guò)一些編程技巧減少了一部分的硬件資源的使用，但是仍然占用了較多的硬件資源，所以應(yīng)該盡量地避開(kāi)耗費(fèi)硬件資源的編程內(nèi)容，比如判斷參考電壓矢量所在扇區(qū)，可直接在角度周期變化中包含這一功能，避開(kāi)了運(yùn)算，用FPGA擅長(zhǎng)的計(jì)數(shù)器來(lái)完成功能，能有效地減少了硬件資源的使用；在精確度上，由于Verilog HDL當(dāng)中是沒(méi)有實(shí)數(shù)數(shù)據(jù)類型，數(shù)據(jù)都以整數(shù)來(lái)處理，導(dǎo)致精度無(wú)法做得很高，在一些高性能要求的場(chǎng)合當(dāng)中，將無(wú)法滿足要求，在精度方面有待加強(qiáng)；在實(shí)際應(yīng)用當(dāng)中，文中的算法程序只經(jīng)過(guò)了簡(jiǎn)單的硬件驗(yàn)證，想要投入到實(shí)際應(yīng)用場(chǎng)合仍然欠缺調(diào)試。所以，在文中所提及的算法實(shí)現(xiàn)仍然有很大的改進(jìn)空間，在以后的工作當(dāng)中逐漸完善。參考文獻(xiàn)[1]王兆安，[M].北京：機(jī)械工業(yè)出版社，.[2] [M].北京：機(jī)械工業(yè)出版社，.[3] 潘松，黃繼業(yè)， HDL[M].北京：清華大學(xué)出版社，.[4] 康華光，鄒壽彬， 數(shù)字部分[M].北京：高等教育出版社，.[5]易龍強(qiáng)，[J].電工技術(shù)學(xué)報(bào)，2007,(9)：+123.[6]葉文， IP核[J].微待電機(jī)，2008（1）：+27[7]俞小露，徐抒巖，曹小濤，[J].控制與應(yīng)用技術(shù)，2012（7）：.[8]姜學(xué)嶺，[J].通信電源技術(shù)，2013（1）：.[9]葉立，[J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2011（6）：.[10]方斯琛，李丹，周波，[J].中國(guó)電機(jī)工程學(xué)報(bào)，2008（30）：.[11]唐釀，肖湘寧，陳征，[J].中國(guó)電機(jī)工程學(xué)報(bào)，2012（9）：+13.[12]System Document C2000 Foundation Software[Z].Texas Instruments ACI3_1，2005.28
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