基于fpga的svpwm算法的實現(xiàn)畢業(yè)論文-資料下載頁
2025-06-18 15:41本頁面
【正文】 。 參考矢量位置判斷模塊扇區(qū)判斷模塊主要程序：case (N_ST1) S0:begin V=1。 if(X==170) N_ST1=S1。 else X=X+1。 end//扇區(qū)ⅠS1:begin V=2。 if(X==341) N_ST1=S2。 else X=X+1。 end//扇區(qū)Ⅱ S2:begin V=3。 if(X==511) N_ST1=S3。 else X=X+1。 end//扇區(qū)Ⅲ S3:begin V=4。 if(X==682) N_ST1=S4。 else X=X+1。 end//扇區(qū)Ⅳ S4:begin V=5。 if(X==853) N_ST1=S5。 else X=X+1。 end//扇區(qū)Ⅴ S5:begin V=6。 if(X==1023) N_ST1=S0。 else X=X+1。 end//扇區(qū)Ⅵdefault：N_ST1=N_ST1；endcaseROM_CTR模塊包含了兩種功能：一種是通過電源頻率值的輸入，將頻率轉化為斜坡信號然后每一個調制周期都將控制下一個模塊運作一次，另外一種則是扇區(qū)判斷，這里使用了計數(shù)器從0計數(shù)到1023這個過程所使用的時間來表示一個周期，而將這個周期分為6個時間段，即計數(shù)值1023分為6段來一一對應每一個扇區(qū)見程序。，參考電壓矢量按Ⅰ—Ⅱ—Ⅲ—Ⅳ—Ⅴ—Ⅵ這樣的扇區(qū)順序旋轉輸出的扇區(qū)號同樣按這樣的順序呈現(xiàn)周期的階梯信號。 PWM信號發(fā)生模塊 PWM信號發(fā)生模塊 PWM信號發(fā)生模塊輸入開關導通時間TT2，并通過參考矢量所在的扇區(qū)號使用計數(shù)器的方法輸出相應的PWM六路脈沖信號。 PWM信號仿真圖 ，在每一個調制周期內六個開關電路都要導通一段時間參與矢量合成，并且在每一個調制周期內導通時間對稱。 死區(qū)模塊 死區(qū)模塊 在SVPWM信號投入實際運用當中，逆變器中的開關電路的開關器件并不是理想的器件，所以開通和關斷都會有一定的延時，所以必須增加一個死區(qū)環(huán)節(jié)，以防止器件在導通后原本應該關斷的器件可靠地關斷。 死區(qū)模塊仿真圖 ，死區(qū)模塊的作用是當開關導通的時候延時一段時間再發(fā)出導通信號，而關斷的時候則立即發(fā)出關斷信號，以確保開關電路的可靠工作。 軟件總系統(tǒng) 通過將本章所提的所有模塊輸入輸出口連接，得到軟件總圖見附錄，呈現(xiàn)馬鞍波，即我們所需要的波形。當電源頻率上升到一定的時候，開關矢量就無法通過線性組合的方式來合成參考矢量，在程序中的反映是兩個開關矢量的持續(xù)時間之和超出了調制周期的時間，那么在這里，當它超出了調制周期的時間，我們則按比例縮減到時間的允許范圍內。 軟件總系統(tǒng)仿真圖 過調制波形仿真圖4 硬件與調試 本文通過StormⅢ FPGA 、4，其中開發(fā)板的核心FPGA芯片為Altera 公司的EP3C10E144C8這一款芯片，其邏輯宏單元個數(shù)10320，內存容量42萬位左右，完全滿足所編寫程序所需要的硬件條件。 其中，將輸出的PWM信號接入RC濾波電路后則在不過調制的情況下，用示波器觀察可呈現(xiàn)出馬鞍波。其中濾波電路要滿足以下公式[12]： () 其中電阻與電容的乘積略小即可，本文以R=20Ω，C=1μF來搭建硬件測試電路，其示波器測得波形如圖： 15HZ波形圖 30HZ波形圖 ，電源頻率由15HZ變化到30HZ，其周期越來越短的同時，幅值也跟著上升，就滿足三相異步電機的在基頻以下調速需要保持電壓的有效值與頻率的比值恒定。 過調制波形圖 、跟仿真結果一致，算法的實現(xiàn)準確。見附錄5，這里使用了單片機給定頻率信號，頻率輸入到FPGA開發(fā)板，經(jīng)過SVPWM算法運算后輸出出六路PWM信號，并且將這六路信號通過一個驅動電路，來驅動一臺小型的三相交流電機。在驅動三相交流電機過程當中，改變單片機發(fā)出的給定頻率值，可調節(jié)電機的轉速，說明了算法實現(xiàn)的可靠。5 總結與展望 本文總結了以FPGA作為硬件基礎，Verilog HDL 作為軟件基礎，將SVPWM的理論運算通過軟件編程實現(xiàn)，給出了整個運算過程的核心運算公式，并且通過仿真驗證，硬件濾波電路搭建的驗證，使用硬件驅動一臺三相交流電機，說明了整個設計的正確性，將理論上的算法實現(xiàn)到實際當中去。但是仍然有缺點，比如硬件資源利用率的提高，雖然通過一些編程技巧減少了一部分的硬件資源的使用，但是仍然占用了較多的硬件資源，所以應該盡量地避開耗費硬件資源的編程內容，比如判斷參考電壓矢量所在扇區(qū)，可直接在角度周期變化中包含這一功能，避開了運算，用FPGA擅長的計數(shù)器來完成功能，能有效地減少了硬件資源的使用；在精確度上，由于Verilog HDL當中是沒有實數(shù)數(shù)據(jù)類型，數(shù)據(jù)都以整數(shù)來處理，導致精度無法做得很高，在一些高性能要求的場合當中，將無法滿足要求，在精度方面有待加強；在實際應用當中，文中的算法程序只經(jīng)過了簡單的硬件驗證，想要投入到實際應用場合仍然欠缺調試。所以，在文中所提及的算法實現(xiàn)仍然有很大的改進空間，在以后的工作當中逐漸完善。參考文獻[1]王兆安，[M].北京：機械工業(yè)出版社，.[2] [M].北京：機械工業(yè)出版社，.[3] 潘松，黃繼業(yè)， HDL[M].北京：清華大學出版社，.[4] 康華光，鄒壽彬， 數(shù)字部分[M].北京：高等教育出版社，.[5]易龍強，[J].電工技術學報，2007,(9)：+123.[6]葉文， IP核[J].微待電機，2008（1）：+27[7]俞小露，徐抒巖，曹小濤，[J].控制與應用技術，2012（7）：.[8]姜學嶺，[J].通信電源技術，2013（1）：.[9]葉立，[J].單片機與嵌入式系統(tǒng)應用，2011（6）：.[10]方斯琛，李丹，周波，[J].中國電機工程學報，2008（30）：.[11]唐釀，肖湘寧，陳征，[J].中國電機工程學報，2012（9）：+13.[12]System Document C2000 Foundation Software[Z].Texas Instruments ACI3_1，2005.28
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