【正文】 始相位取 0；當數(shù)字信號的振幅為負時 ,載波起始相位取 180176。 為了使數(shù)字信號在有限帶寬的高頻信道中傳輸，必須對數(shù)字信號進行載波調制。 對移動通信的數(shù)字調制技術的要求如下： (1) 在 信道 衰落條件下，誤碼率要盡可能低； (2) 發(fā)射 頻譜 窄，對相鄰信道干擾??； (3) 高效 率的 解調 ，以降低 移動臺 功耗，進一步縮小體積和成本； (4) 能提供較高的傳輸速率； (6) 易于集成。在軟件無線電的研究過程中，調制解調技術是無線通信系統(tǒng)的重要組成部分。并且用這種軟件化硬件的設計方法，可以產(chǎn)生多種模式的數(shù)字調試方式，具有集成度高、易于升級等 優(yōu)點 [8]。 并通過 FPGA 芯片進行系統(tǒng)驗證。 基本原理 5 在數(shù)字通信系統(tǒng)中，數(shù)字基帶信號通常要經(jīng)過數(shù)字調制后再傳輸。 ASK 是一種相對簡單的調制方式。一般載波信號用余弦信號，而調制信號是把數(shù)字序列轉換成單極性的基帶矩形脈沖序列，而這個通斷鍵控的作用就是把這個輸出與載波相乘，就可以把頻譜搬移到載波頻率附近。 二進制頻移鍵控是用兩個不同頻率的載波來代表數(shù)字信號的兩種電平。它是利用基帶數(shù)字信號離散取值特點去鍵控載波頻率以傳遞信息的一種數(shù)字調制技術。 (1) 乘法器 乘法器實現(xiàn)法的輸入是隨機信息序列，經(jīng)過基帶信號形成器，產(chǎn)生波形序列，乘法器用來進行頻譜搬移，相乘后的信號通過帶通濾波器濾除高頻諧波和低頻干擾。二元制 ASK 又稱為通斷控制（ OOK）。 圖 12 數(shù)字電路實現(xiàn)鍵控產(chǎn)生 ASK 信號 FSK 的調制的實現(xiàn) FSK 信號的產(chǎn)生有兩種方法： 直接 調頻法和 頻率鍵控法。 (2) 頻率鍵控法 7 頻率鍵控法也稱頻率選擇法， 圖 13 是它實現(xiàn)的原理框圖。 圖 14 是利用兩個獨立分頻器，以頻率鍵控法來實現(xiàn) FSK 調制的原理電路圖。 圖 15 是一個 11／ 13 可控分頻器原理圖。為減小過渡時間，可變分頻器應工作于較高的頻率，而在可變分頻器后再插入固定分頻器，使輸出頻率滿足 FSK 信號要求的頻率。 將 5V 直流電源插在開發(fā)平臺的電源接口上，打開電源開關， 為系統(tǒng)提供 +5V 直流電源。 十針 連接插座引腳如 圖 21 所示： 定義引腳順序為 從下到上，從左到右 。 如圖 24 所示： 11 圖 24 I/O 單元結構圖 VGA、 PS2 接口模塊 如下圖 25 所示該模塊可完成 VGA 接口、 PS/2 接口相關設計： 圖 25 VGA、 PS2 接口模塊 核心功能模塊介紹 主板模塊中其核心芯片采 用 Altera 公司 cyclone 系列的 EP1C12Q240C8（ 12060個 LE）， flash 存儲器為 AM29LV065DU（ 8M 8bit）， SRAM 為 CY7C1041CV33（ 256K16bit）， AS 配置芯片為 EPCS4（ 4M），串口用于 Nios 系統(tǒng)調試以及功能擴展，同時給出兩個鐘振作為時鐘源。 12 擴展板介紹 該擴展板分為 A/D 模塊和 D/A 模塊： A/D 模塊由一片 A/D 芯片構成，芯片型號為TLC5510，采樣速率 20MHz，采樣位數(shù) 8bit； D/A 模塊由一塊 8 位數(shù)據(jù)轉換芯片 TLC7524構成 。 關閉 電源的順序與此相反。 (6) 拔出 ADDA 擴展模塊前，應先斷電。 (8) 如果要取下液晶屏，請先卸下螺釘，然后輕輕拔出液晶屏，同時保護液晶屏的插針不被損壞 。切忌繼續(xù)實驗，以免造成嚴重的后果。有關 Quartus II設計流程的圖示說明， 參見圖 31。在自上而下的設計流程中，由于每個模塊實現(xiàn)方式不同，它們在總體設計中可能具有不同的性能?？梢詥为氶_發(fā)每個模塊，然后將其整合到頂層設計中。其它團隊成員單獨開發(fā)底層模塊，為每個模塊建立單獨的工程，并使用為頂層設計而開發(fā)的分配。 圖 32 基于模塊的基本設計流程 可以使用 EDA 仿真工具或 Quartus II Simulator對設計進行功能與時序仿真。 Quartus II軟件生成 Standard Delay Format 版的 SDF 輸出文件。 使用 Quartus II Simulator 進行仿真設計可以使用 Quartus II Simulator 在工程中仿真任何設計。 17 通過使用 Settings 對話框 (Assignments 菜單 ) 或 Simulator Tool 窗口下的Simulator頁面， 可以指定要執(zhí)行的仿真類型，仿真所需的時間周期，向量激勵源，以及其他仿真選項。 DSP Builder 采用 SignalTap II模塊或環(huán)路硬件 (HIL)模塊為系統(tǒng)級調試提供支持。一個簡單的 JTAG接口將 Simulink和 FPGA電路板連接在一起。 Signal Compiler模塊將 DSP Builder Simulink模型轉換為 VHDL或 Verilog模 型，生成 Verilog HDL或 VHDL測試激勵文件，導入 Simulink輸入激勵。如果 DSP Builder設計是頂層設計，可以使用自動或手動綜合流程?？梢栽?Simulink 軟件內指定用于設計的綜合工具。 數(shù)學模型構建 在此設計一個 FSK 模型，在調制方法上選擇直接調制法。 圖 34 FSK 調制模型 ASK 模型 如圖 35 所示（ ），這是一個簡化的 DDS 結構，首先通過 DDS 模型產(chǎn)生任一頻率的載波，輸出是由一個二選一的選擇器來控制載波的有無。首先加入一個 Step 模塊，以模擬 SinCtrl 的按鍵使能操作。 Step 模塊的情況正是如此。 (3) Scope 參數(shù)設置。點擊“ OK”后可以看到 Scope 窗口增加了兩個波形觀察窗。 圖 39 設置 Scope 參數(shù) （ 4）設置仿真激勵。在 sinout 模型圖中只有一個輸入端口 SinCtrl，需要設置與此相連的 Step 模塊：雙擊放置在 sinout 模型窗口中的 Step 模塊，設置對輸入端口 SinCtrl 施加的激勵。在 sinout 模型編輯窗中（圖 311） ，點擊“ Simulation”菜單，在下拉菜單中選擇“ Simulation parameters”菜單項，如圖 311 所示。在 sinout 模型中，可設置“ Start time”為 ，“ Stop time”為 500。 為了能更好的在波形觀察窗中區(qū)分不同信號，可以在 sinout 模型中對連接線進行命名：雙擊對 應的連接線，就會出現(xiàn)一個可以輸入文本的小框，在框中輸入信號的名稱。 SinOut 信號是 sinout 模型的輸出（ scope 觀察窗中模擬了 D/A 的輸出波形）， SinCtrl 信號是sinout 模型的輸入，可以看出 SinOut 受到了 SinCtrl 的控制。這是整個DSP Builder 設計流程中最為關鍵的一步，在這一步，可以獲得針對特定 FPGA 芯片的 VHDL 代碼 [18]。SignalCompiler 的設置都集中在項目設置選項部分。 23 圖 312 打開 SignalCompiler 窗口 圖 313 出現(xiàn) MDL to VHDL 信息 (3) 把模型文件 MDL 轉換成 VHDL。轉換完成后，在“ Messages”信息提示框中，會顯示“ Generated top level “ ” files”，即頂層文件 完成轉換（圖 313）。 (5) QuartusII 適配。 sinout 模型對應的報告文件為 。以觀察波形。 ASK 的 VHDL 程序見附錄 1 所示， FSK 的 VHDL 程序見附錄 2 所示。 10%。 26 結 論 在為期三個多月的的時間里，通過 對 畢業(yè)設計 和 畢業(yè)論文的完成， 我學習到了很多知識。 本課題主要介紹的是如何運用 DSP_Builder 軟件，將 Matlab 構建的 ASK、 FSK調制器的數(shù)學模型轉換為現(xiàn)實的電路。 use 。 library lpm。039。 end ask。 signal A0W : std_logic。 30 signal A4W : std_logic_vector(9 downto 0)。 ponent ask_LUT1 port ( address : in std_logic_vector (9 downto 0)。 Begin da=39。 sclr = sclrp。039。 Delay Element Simulink Block Delay 32 Delayi : SDelay generic map ( LPM_WIDTH = 10, LPM_DELAY =1, SequenceLength =1, SequenceValue =1) port map (dataa = A1W, clock = clock, ena = 39。 variable A3Mux : std_logic_vector(8 downto 0)。139。 end process。139。 Lookup table Simulink Block LUT1 LUT1i : ask_LUT1 port map ( address(9 downto 0) =A4W(9 downto 0), clock = clock, q = A7W)。 use 。 use 。 iAltBuss : in std_logic。 architecture aDspBuilder of fsk is signal SASinOutO : std_logic_vector(7 downto 0)。 signal A1W : std_logic_vector(9 downto 0)。 35 signal A5W : std_logic_vector(2 downto 0)。 clock : in std_logic 。039。 Input I/O assignment from Simulink Block iAltBuss A0W = iAltBuss。 Constant assignment Simulink Block Constant1 A3W(2) = 39。 Bus Formatting Simulink Block AltBus1 AltBus1i : SBF generic map( width_inl=11, width_inr=0, width_outl=10, width_outr=0, lpm_signed=BusIsSigned, round=0, satur=0) port map ( xin = A6W, yout = A1W)。 Mux Simulink Block nto1Multiplexer p6Mux : process (A0W, A2W, A3W) variable A2Mux : std_logic_vector(2 downto 0)。 if A0W = 39。 end if。, ena = 39。, result = A6W)。, sclr = 39。 Sum Operator Simulink Block ParallelAdderSubtractor u7 : SAdderSub generic map ( LPM_WIDTH =10, 38 PIPELINE =0, SequenceLength =1, SequenceValue =1, AddSubVal =AddAdd) port map ( dataa(2 downto 0) = A5W(2 downto 0), dataa(3) = A5W(2), dataa(4) = A5W(2), dataa(5) = A5W(2), dataa(6) = A5W(2), dataa(7) = A5W(2), dataa(8) = A5W(2), dataa(9) = A5W(2), datab = A4W, clock = 39。 then A5W =A3Mux 。 begin A2Mux := A2W。139。 A3W(1 downto 0) = 10。039。 oSinOuts = SASinOutO。 end ponent 。 signal