基于fpga設計的功能仿真和時序仿真(編輯修改稿)
2025-07-09 08:13 本頁面
【文章內容簡介】 or(7 downto 0)；輸出 CE: in std_logic；使能，低有效 Clk: in std_logic)；時鐘 endAdd。 測試激勵的加載 激勵的加載有四種方法： （1）命令行方式 這種方法是通過在命令行下直接輸入命令給信號加載激勵，然后進行仿真。如要對上面的加法器進行仿真，則輸入如下命令： Vsim –t ps //加載work 庫中的實體add，時間分辨率為ps Add wave –hex D1 Add wave –hex D2 Add wave –hex D0 Add wave ce Add wave clk //把信號加載到波形窗口，hex 表示以16進制顯示 Force ce 0 //對ce 加激勵為0 Force clk 0 0，1 25 –r 50 //對clk 加載激勵 Force D1 162 //對D1 加載16 進制數2 Force D2 161 //對D2 加載16 進制數1 Run 100 //運行100 個時間單位 如果要仿真其它數據，在命令行中改變激勵 就可以了，仿真的結果如圖2 所示。 （2）宏文件法 這種方法相當于DOS 的批處理。它把所有的命令保存為以do 為后綴名的文件中，稱為宏文件。執(zhí)行仿真時只要選擇菜單Marco → ExecuteMarco，然后選擇相應的宏文件執(zhí)行即可，或者在命令行中輸入do宏文件名。執(zhí)行仿真的結果如圖2 所示。 （3）測試文件法 上述兩種方法只適合驗證數據量小的程序，對程序進行簡單驗證，如果要驗證的數據量較大， 圖2 仿真結果 上述兩種方法就比較麻煩，現在被廣泛采用的是測試文件法。這種方法其實是要設計者自己編寫測試文件，把要驗證的程序當成測試程序的一個模塊，在測試文件中對要驗證的程序加載激勵。以下就是針對上面加發(fā)器的測試文件： library ieee。 use use entity tb is end tb archit
畢業(yè)設計相關推薦
鄂ICP備17016276號-1