【文章內(nèi)容簡介】 5 三相同步信號的提取由第四章知道，要使三相交流調(diào)壓電路按順序觸發(fā)，就必須提取三相同步信號。同步信號是觸發(fā)電路實現(xiàn)精準(zhǔn)觸發(fā)的前提，也是實現(xiàn)數(shù)字化觸發(fā)的保證。 同步信號的初步提取要實現(xiàn)三相同步信號的初步提取，首先要從電源側(cè)經(jīng)過三相變壓器得到三相相電壓信號，然后將相電壓信號經(jīng)過分壓和限流處理接入電壓比較器，從而可以提取出三相同步信號。提取出的同步信號為三相同步方波，幅度值為177。12V。 電壓比較器的選取本設(shè)計選取的電壓比較器的型號為LM311，可以實現(xiàn)輸入電壓的過零比較。LM311的內(nèi)部結(jié)構(gòu)原理圖如圖 51所示。圖 51 芯片LM311的內(nèi)部結(jié)構(gòu)原理圖在設(shè)計中，LM311芯片的平衡/選能端口懸空，VCC接+12V電源，VEE接12V電源。 直流穩(wěn)壓電源的設(shè)計要得到過零比較電路，還必須要有輸出為177。12V的直流穩(wěn)壓電源，圖52為本設(shè)計所需的直流穩(wěn)壓電源的電路原理圖。圖 52 輸出為177。12V的穩(wěn)壓電源通常情況下，直流穩(wěn)壓電源包括四部分，它們分別為電源變壓器，整流電路，濾波電路，穩(wěn)壓電路。在電源變壓器部分，采用的是輸出為15V/8W的三抽頭變壓器。整流電路為橋式全波整流，所選用的整流二極管的型號為IN4007，其反向耐壓值大于15V。濾波電路為兩個1000uF的電容，它們的耐壓值為50V。兩個1000uF電容的作用是將整流電路輸出的單向脈動直流電壓進(jìn)行濾波處理，濾除或抑制其中的交流成分，使其變得平滑便于后續(xù)處理。穩(wěn)壓電路由兩個三端穩(wěn)壓器和電容組成。三端穩(wěn)壓器的型號為LM7812和LM7912，輸出分別為+12V和12V。其中，接在穩(wěn)壓器前端的CC6的作用是消除輸入端的電感效應(yīng)，防止自激震蕩，同時可抑制高頻信號的干擾。接在穩(wěn)壓器后端的CC8可改善負(fù)載端的瞬態(tài)響應(yīng)，同時也可抑制高頻信號的干擾。100uF的電容用于減少低頻信號的干擾。 輸出隔離的設(shè)計同步信號的提取完成后，要輸入到FPGA芯片，此時不能直接輸入，還必須要經(jīng)過電壓隔離電路，將數(shù)字端與模擬端隔離開。設(shè)計采取光耦隔離，所用芯片型號為TLP521。圖53即為光耦的內(nèi)部電路原理圖。圖 53 光耦TLP521由于光耦是以光為介質(zhì)來傳輸電信號器件，它的輸入端為紅外線發(fā)光二極管，輸出端為光敏半導(dǎo)體管，所以可以很好地實現(xiàn)電壓隔離。 同步提取電路的設(shè)計經(jīng)過降壓處理的三相相電壓信號，通過電壓比較器進(jìn)行過零比較，就可以得到三相同步方波，再進(jìn)過光耦的電壓隔離，就可以輸入到FPGA芯片了。同步提取電路原理圖如圖54所示。圖 54 同步提取電路原理圖以A相為例，降壓處理后的相電壓信號，首先要經(jīng)過電阻分壓，然后才能輸入到電壓比較器，這樣可以使輸入電壓的幅值限制在177。12V之間，以便電壓比較器的正常工作。在電壓比較器的輸入端口，加入限幅措施，避免其進(jìn)入深度飽和區(qū)。由于LM311的集電極開路，所以要接上拉電阻。電壓比較器輸出的177。12V的同步方波給了光耦的輸入信號，可以直接加入FPGA芯片。同時，光耦的輸出端與輸入端信號反相，所以在接入FPGA后，還必須經(jīng)過一個非門。上述電路為A相電源的正負(fù)過零信號A+和A，同理一共可得到三相電源的六路同步信號。6 觸發(fā)脈沖的FPGA設(shè)計由第四章知，可控硅觸發(fā)脈沖的順序為VT1～VT6，而且依次相隔60186。觸發(fā)所需要的脈沖一般為寬脈沖或者雙窄脈沖，設(shè)計采用雙窄脈沖，脈沖間隔60186。，脈沖寬度取工頻電角度18186。整個系統(tǒng)需要五大模塊，系統(tǒng)原理框圖如圖61所示。時鐘分頻模塊系統(tǒng)時鐘脈沖調(diào)制模塊脈沖分配模塊脈沖擴(kuò)展模塊脈沖產(chǎn)生模塊同步信號 輸出 移相控制信號 圖61 系統(tǒng)原理框圖 脈沖產(chǎn)生模塊的設(shè)計 移相控制脈沖的選取在FPGA中，脈沖列的移相控制需要外加一個頻率連續(xù)可調(diào)的脈沖信號，一般情況下采用V/F轉(zhuǎn)換器，即用電壓控制方波頻率的變化。在設(shè)計中，采用EDA實驗平臺中頻率和幅度均可調(diào)節(jié)的方波信號，其頻率變化范圍為5KHz～5Hz,～0V。在實際運用中，將脈沖方波的幅度調(diào)到最大，再用FPGA擴(kuò)展接口的5V電壓進(jìn)行電壓放大，就可以加到FPGA芯片中。 單脈沖產(chǎn)生模塊單脈沖產(chǎn)生的實現(xiàn)可以有兩種方案，具體如下；方案一 方案一的系統(tǒng)原理框圖如圖62所示。 移相加法計數(shù)器qt ff qt clka qt:=0 count=1 輸出脈沖計數(shù)器 count din:=qt+1 clk count=din co 輸出 圖 62 方案一的系統(tǒng)原理框圖在方案一的系統(tǒng)原理框圖中，ff為移相控制信號，clka為同步提取信號，clk為FPGA 系統(tǒng)時鐘經(jīng)過二十分頻得來，為5KHz。在這里，以A相電源的正過零同步信號clka為例。方案一的移相原理是：通過移相控制電路給輸出脈沖計數(shù)器一個計數(shù)長度，該計數(shù)長度就是對應(yīng)的移相角。ff的頻率越高，計數(shù)長度就越長，移相角就越大；ff的頻率越低，計數(shù)長度就越短，移相角就越小。方案一的實現(xiàn)方法是：在同步信號clka為高電平，時鐘clk的第一個上升沿到來時，將移位脈沖數(shù)di