【文章內(nèi)容簡(jiǎn)介】 不方便方便設(shè)計(jì)方法不靈活有很大的靈活性工具可以不依賴(lài)與CAE強(qiáng)烈依賴(lài)于CAE圖6 FPGA設(shè)計(jì)與傳統(tǒng)IC設(shè)計(jì)區(qū)別 本章小結(jié) 本章介紹了CPLD與FPGA的分類(lèi)方法，詳細(xì)做表介紹了一般FPGA的設(shè)計(jì)流程,并且比較了FPGA與傳統(tǒng)IC設(shè)計(jì)的區(qū)別。通過(guò)比較很容易得出FPGA設(shè)計(jì)比其它設(shè)計(jì)更有優(yōu)勢(shì)的結(jié)論。從而在大型電路設(shè)計(jì)會(huì)考慮FPGA設(shè)計(jì)來(lái)提高效率。第四章：有限狀態(tài)機(jī)的基本概念當(dāng)前以硬件描述語(yǔ)言為工具，邏輯器件為載體的系統(tǒng)設(shè)計(jì)越來(lái)越廣泛。在設(shè)計(jì)中，狀態(tài)機(jī)是最典型、應(yīng)用最廣泛的電路模塊，其運(yùn)行速度的高效、執(zhí)行時(shí)間的確定性和高可靠性方面都顯示出強(qiáng)大的優(yōu)勢(shì)。有限狀態(tài)機(jī)是一種時(shí)序邏輯電路，常用于數(shù)字電路中的控制單元。有限狀態(tài)機(jī)中的每一個(gè)狀態(tài)對(duì)應(yīng)控制單元中的一個(gè)控制步驟，有限狀態(tài)機(jī)的次態(tài)對(duì)應(yīng)控制單元中與每一個(gè)控制步驟有關(guān)的轉(zhuǎn)移條件。只要遵循這二條對(duì)應(yīng)關(guān)系，就很容易利用有限狀態(tài)機(jī)來(lái)描述數(shù)字電路系統(tǒng)中的控制單元了。有限狀態(tài)機(jī)的輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)時(shí)，稱(chēng)為Moore型有限狀態(tài)機(jī)。其輸出不僅與當(dāng)前狀態(tài)有關(guān)，而且與所有的輸入信號(hào)有關(guān)時(shí)。這樣的狀態(tài)機(jī)稱(chēng)為Mealy型有限狀態(tài)機(jī)[8]有限狀態(tài)機(jī)可應(yīng)用于各種系統(tǒng)控制，如：微處理機(jī)中的總線(xiàn)總裁、微處理機(jī)與外設(shè)之間的控制、工業(yè)控制、數(shù)據(jù)的加密與解密，數(shù)字信號(hào)與處理中的時(shí)序控制等。 有限狀態(tài)機(jī)的設(shè)計(jì)的一個(gè)代碼例子組合邏輯進(jìn)程中有關(guān)狀態(tài)機(jī)的代碼：PROCESS (input, current_state)BEGINCASE current_state ISWHEN state isIF(input=......) THENOutput =value。Next_state=stae1。ELSE.......END IF。WHEN STATE1=IF （input=.....） THENOutput =value。Next_state=state2；ELSE ......END IF。WHEN state2=IF (input=......)THENOuput =value。Next_state=state3。ELSE ......END IF。.......END CASE。END PROCESS；這段代碼做了二件事：對(duì)輸出端口賦值和確定狀態(tài)機(jī)的下一狀態(tài)。同樣可以看出，它采用順序代碼設(shè)計(jì)組合邏輯電路的基本要求，即所有輸入信號(hào)必須出現(xiàn)在PROCESS的敏感信號(hào)中，并且所有輸入/輸出信號(hào)的組合都必須完整列出。在整個(gè)代碼中，由于沒(méi)有任何信號(hào)的賦值是通過(guò)其他某個(gè)信號(hào)的跳變來(lái)觸發(fā)的，所以不會(huì)生成寄存器。時(shí)序邏輯進(jìn)程主要用于實(shí)現(xiàn)狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)化。該進(jìn)程就是保證狀態(tài)機(jī)的跳變與時(shí)鐘信號(hào)同步，保證在時(shí)鐘發(fā)生有效跳變時(shí)，狀態(tài)機(jī)的狀態(tài)發(fā)生變化。時(shí)序邏輯進(jìn)程的代碼如下：PROCESS(reset，clock)BEGINIF(reset=‘1’)THENcurrent_state=state0。ELSE (CLOCK’event and clock=’1’)THENCurrent_state=next_state。END IF。END PROCESS。 本章小結(jié) 本章纖細(xì)的介紹了狀態(tài)機(jī)的基本內(nèi)容，包括狀態(tài)機(jī)包括moore型與mealy型的區(qū)別，并且舉了一個(gè)狀態(tài)機(jī)的例子。由于狀態(tài)機(jī)的啟動(dòng)必須要有啟動(dòng)的時(shí)序邏輯進(jìn)程，故本章還對(duì)邏輯啟動(dòng)進(jìn)程的程序作了些講解。第五章：基于FPGA的采樣狀態(tài)機(jī) 設(shè)計(jì)總體思路 溫度傳感器AD采樣數(shù)據(jù)顯示圖7 設(shè)計(jì)思路框圖本次課題研究的是由溫度傳感器得到數(shù)據(jù)后，怎樣由AD采樣，其中AD采樣使用AD0809。 圖8 ADC0809的元器件內(nèi)部結(jié)構(gòu)圖 采樣模塊的設(shè)計(jì) AD0809的整體功能說(shuō)明本次設(shè)計(jì)采用ADC0809。ADC0809是28引腳雙列直插式，它是8通道a/d轉(zhuǎn)換器，ADC0809是帶8位a/d轉(zhuǎn)換器，8路多路開(kāi)關(guān)以及微處理機(jī)兼容的控制邏輯的cmos組件。它是逐次逼近式A/D轉(zhuǎn)換器，adc0809由一個(gè)8路模擬開(kāi)關(guān)，一個(gè)地址鎖存與譯碼組，一個(gè)ad轉(zhuǎn)換器和一個(gè)三態(tài)三態(tài)鎖存器組成。多路開(kāi)關(guān)可選通8個(gè)模擬通道，允許8路模擬分量分時(shí)輸入，共用啊A/D轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換。三態(tài)輸出鎖存器用于鎖存A/D轉(zhuǎn)換完的數(shù)字量，當(dāng)oe端為高電平時(shí)，才可以從三態(tài)輸出鎖存器取走轉(zhuǎn)換完的數(shù)據(jù)。圖9 ADC0809芯片引腳 0809的引腳功能說(shuō)明ADC0809主要信號(hào)引腳功能說(shuō)明如下[9]：ALE—地址鎖存信號(hào)。對(duì)應(yīng)ALE上跳沿時(shí)。A,B,C地址狀態(tài)送入地址鎖存器.START—轉(zhuǎn)換啟動(dòng)信號(hào)，該信號(hào)上升沿時(shí)，復(fù)位ADC0809,該信號(hào)下降沿時(shí)，啟動(dòng)芯片，開(kāi)始進(jìn)行A/D轉(zhuǎn)換。EOC—轉(zhuǎn)換結(jié)束信號(hào)。EOC=，EOC=1,轉(zhuǎn)換結(jié)束。使用中該信號(hào)狀態(tài)即可作為查詢(xún)的狀態(tài)標(biāo)志，又可作為中斷信號(hào)使用。OE—輸出允許信號(hào)。用于控制三態(tài)輸出鎖存器向單片機(jī)輸出轉(zhuǎn)換得到的數(shù)據(jù)。OE=0,輸出數(shù)據(jù)線(xiàn)呈高阻，0E=1,輸出轉(zhuǎn)換得到的數(shù)據(jù)。圖10 ADC0809的元器件工作時(shí)序圖 AD0809的VHDL語(yǔ)言說(shuō)明ADC0809采樣控制器的程序采用VHDL語(yǔ)言來(lái)描述。由前面第二章有限狀態(tài)機(jī)的設(shè)計(jì)知。該程序語(yǔ)言必定包含二部分：其中一部分REG是時(shí)序進(jìn)程, 它在時(shí)鐘信號(hào)CLK的驅(qū)動(dòng)下, 將不斷將next_state中的內(nèi)容賦給current_state, 并由此信號(hào)將狀態(tài)變量傳輸給組合進(jìn)程COM。組合進(jìn)程COM有兩個(gè)功能:首先是狀態(tài)譯碼功能, 即根據(jù)從current_state 信號(hào)中獲得的狀態(tài)變量以及來(lái)自ADC0809的狀態(tài)線(xiàn)信號(hào)EOC來(lái)決定下一狀態(tài)的轉(zhuǎn)移方向,即確定次態(tài)的狀態(tài)變量。 其次采樣控制功能, 即根據(jù)current_state中的狀態(tài)變量確定對(duì)ADC0809的控制信號(hào)線(xiàn)ALE、START、OE等輸出相應(yīng)的控制信號(hào), 在本次設(shè)計(jì)中，為便將由ADC0809的std_logic_vector(0,1,...7)中的數(shù)據(jù)輸出口輸出的8位轉(zhuǎn)換數(shù)據(jù)鎖存起來(lái)。在采樣結(jié)束后增加一個(gè)通過(guò)通過(guò)LOCK向鎖存器件進(jìn)程LATCH1發(fā)出鎖存信號(hào)的程序描述段[10]。圖11 采樣狀態(tài)機(jī)圖12 采樣模塊RTL viewer 分頻模塊 分頻模塊在此此設(shè)計(jì)中用到二次，第一次是將系統(tǒng)的高頻變?yōu)檫m當(dāng)?shù)牡皖l控制采樣的狀態(tài)機(jī)的轉(zhuǎn)換，第二次是變?yōu)檫m當(dāng)?shù)牡皖l控制數(shù)碼管的掃描，使數(shù)碼管上的數(shù)字能夠清楚顯示。圖13 分頻 RTL VIEWER 顯示模塊 本次設(shè)計(jì)利用七段譯碼器驅(qū)動(dòng)七段數(shù)碼管將AD的七個(gè)端口的數(shù)據(jù)動(dòng)態(tài)顯示出來(lái)[11]。 圖14 七段譯碼器RTL VIEWER 程序及仿真 程序利用ADC0809采集模擬信號(hào)的VHDL語(yǔ)言程序