基于fpga的采樣狀態(tài)機的設計與仿真本科畢業(yè)論文-在線瀏覽
2025-08-07 02:29本頁面
【正文】 DA研究的對象是電子設計的全過程，從某一角度看，電子設計可分為三個層次：即系統(tǒng)級，電路級和物理實現(xiàn)級。Quartus ii是Altera公司在21世紀初推出的CPLD/FPGA集成開發(fā)環(huán)境，它是該公司前一代CPLD/FPGA集成開發(fā)環(huán)境MAX+PLUS II的更新?lián)Q代產品[3]。該程序實現(xiàn)的是與門，或門，非門，與非門，異或門，同或門。f1表示與門。并且通過舉一個簡單的例子了解怎樣去設計FPGA電路。利用VHDL進行分塊單元電路設計和整個系統(tǒng)設計，并結合一些先進的EDA工具軟件（如Quartus II），通過計算機下載到硬件芯片上，實現(xiàn)電路功能，可以節(jié)省大量的設計周期。 VHDL語言設計例子 以上章的基本門電路為例，用VHDL語言描述的程序代碼如下： Library ieee； Use 庫說明Entity fadder is Port(a,b,ci:IN Std_ogic。END Fadder。 f:OUT Std_ogic)。Componet hadder 元件例化語句Port(a,b:In Std_ogic。End ponent。Begin U0:hadder Port MAP(a,b,temps,tempco1)。U2:or2gate Port map(ci,tempco2,co)。從該程序可以看出，一個完整的VHDL從描述層次上可以包括庫說明，實體說明，結構體說明三個部分[5]。準確、熟練掌握基本的數據定義，對于初學者是非常必要的。通過這些內容，對FPGA設計的硬件描述語言VHDL有了大致了解‘第四章：FPGA基礎 CPLD分類復雜的可編程邏輯器件CPLD（Complex Programmable Logic Device）是由PAL或GAL發(fā)展而來的，基本上是擴充原始的可編程邏輯器件，它通常是由可編程邏輯的功能塊圍繞一個位于中心和延時固定的可編程互聯(lián)矩陣構成。從目前的趨勢來看，CPLD又延伸出二大分支：即可擦除可編程的邏輯器件EPLD（Erasable programmable logic device）和現(xiàn)場可編程門陣列器件FPGA(Field programmable gate qrrery)[6].總的來說，CPLD與FPGA的定義有所不同，根據結構特點和工作原理，CPLD與FPGA的分類方法是：以乘積項結構方式構成邏輯行為的器件稱為CPLD,以查表法結構方式構成邏輯行為的器件稱為FPGA. FPGA簡介FPGA是由掩膜可編程門陣列和可編程邏輯器件演變而來的，將它們的特性結合在一起，使得FPGA具有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。細粒度邏輯塊是與半定制門陣列的基本單元相同，它由可以用可編程互連來連接的少數晶體管組成，規(guī)模都較小，主要優(yōu)點是可用的功能塊可以完全被利用；缺點是采用它通常需要大量的連線和可編程開光，使相對速度變慢。通過比較很容易得出FPGA設計比其它設計更有優(yōu)勢的結論。第四章：有限狀態(tài)機的基本概念當前以硬件描述語言為工具，邏輯器件為載體的系統(tǒng)設計越來越廣泛。有限狀態(tài)機是一種時序邏輯電路，常用于數字電路中的控制單元。只要遵循這二條對應關系，就很容易利用有限狀態(tài)機來描述數字電路系統(tǒng)中的控制單元了。其輸出不僅與當前狀態(tài)有關，而且與所有的輸入信號有關時。 有限狀態(tài)機的設計的一個代碼例子組合邏輯進程中有關狀態(tài)機的代碼：PROCESS (input, current_state)BEGINCASE current_state ISWHEN state isIF(input=......) THENOutput =value。ELSE.......END IF。Next_state=state2；ELSE ......END IF。Next_state=state3。.......END CASE。同樣可以看出，它采用順序代碼設計組合邏輯電路的基本要求，即所有輸入信號必須出現(xiàn)在PROCESS的敏感信號中，并且所有輸入/輸出信號的組合都必須完整列出。時序邏輯進程主要用于實現(xiàn)狀態(tài)機的狀態(tài)轉化。時序邏輯進程的代碼如下：PROCESS(reset，clock)BEGINIF(reset=‘1’)THENcurrent_state=state0。END IF。 本章小結 本章纖細的介紹了狀態(tài)機的基本內容，包括狀態(tài)機包括moore型與mealy型的區(qū)別，并且舉了一個狀態(tài)機的例子。第五章：基于FPGA的采樣狀態(tài)機 設計總體思路 溫度傳感器AD采樣數據顯示圖7 設計思路框圖本次課題研究的是由溫度傳感器得到數據后，怎樣由AD采樣，其中AD采樣使用AD0809。ADC0809是28引腳雙列直插式，它是8通道a/d轉換器，ADC0809是帶8位a/d轉換器，8路多路開關以及微處理機兼容的控制邏輯的cmos組件。多路開關可選通8個模擬通道，允許8路模擬分量分時輸入，共用啊A/D轉換器進行轉換。圖9 ADC0809芯片引腳 0809的引腳功能說明ADC0809主要信號引腳功能說明如下[9]：ALE—地址鎖存信號。A,B,C地址狀態(tài)送入地址鎖存器.START—轉換啟動信號，該信號上升沿時，復位ADC0809,該信號下降沿時，啟動芯片，開始進行A/D轉換。EOC=，EOC=1,轉換結束。OE—輸出允許信號。OE=0,輸出數據線呈高阻，0E=1,輸出轉換得到的數據。由前面第二章有限狀態(tài)機的設計知。組合進程COM有兩個功能:首先是狀態(tài)譯碼功能, 即根據從current_state 信號中獲得的狀態(tài)變量以及來自ADC0809的狀態(tài)線信號EOC來決定下一狀態(tài)的轉移方向,即確定次態(tài)的狀態(tài)變量。在采樣結束后增加一個通過通過LOCK向鎖存器件進程LATCH1發(fā)出鎖存信號的程序描述段[10]。圖13 分頻 RTL VIEWER 顯示模塊 本次設計利用七段譯碼器驅動七段數碼管將AD的七個端口的數據動態(tài)顯示出來[11]。 庫說明use 。entity bishe is 實體說明 port( d :in std_logic_vector(7 downto 0)。 ale,start,oe:out std_logic。 lamp :out std_logic_vector(3 downto 0) )。
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