【正文】 送端循環(huán)地插入幀同步碼組，接收端通過檢測該幀同步碼組以達(dá)到幀同步。 FPGA現(xiàn)狀與發(fā)展過去，通常使用電路原理圖來實(shí)現(xiàn)群同步算法，如：逐比特移位法和預(yù)置啟動(dòng)搜索法，設(shè)計(jì)都較復(fù)雜，要求設(shè)計(jì)者有豐富的硬件電路設(shè)計(jì)經(jīng)驗(yàn)，要很熟悉器件的結(jié)構(gòu)及功能，設(shè)計(jì)時(shí)間較長，維護(hù)工作也很困難。FPGA/CPLD是20世紀(jì)90年代發(fā)展起來的大規(guī)模可編程邏輯器件，隨著EDA技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景；并且FPGA具有高集成度、高可靠性，幾乎可以將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積，因此以FPGA/CPLD為代表的可編程邏輯器件受到了世界范圍內(nèi)廣大電子設(shè)計(jì)工程師的普遍歡迎，應(yīng)用日益廣泛。此外，傳統(tǒng)的數(shù)字設(shè)計(jì)一般采用積木式方法進(jìn)行，即由器件搭成電路板，由電路板達(dá)成數(shù)字系統(tǒng)常用的積木塊是固定功能的標(biāo)準(zhǔn)集成電路，設(shè)計(jì)者需要根據(jù)需要選擇合適的器件，再由期間組成電路板最終完成設(shè)計(jì)。采用可編程邏輯器件通過對(duì)器件內(nèi)部的設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計(jì)方法。將電路板大部分的設(shè)計(jì)工作放在對(duì)邏輯器件的設(shè)計(jì)中進(jìn)行，通過對(duì)芯片設(shè)計(jì)來完成數(shù)字系統(tǒng)的邏輯功能?；谛酒脑O(shè)計(jì)方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)性能和可靠性。由淺入深的引入幀同步的概念，并結(jié)合其原理簡要介紹一些數(shù)據(jù)傳輸與接收方面的工作特點(diǎn)。介紹與其相關(guān)的硬件電路結(jié)構(gòu)知識(shí)。第五章 對(duì)本次設(shè)計(jì)的結(jié)論及展望。2 幀同步 引言在數(shù)字網(wǎng)絡(luò)中，為了擴(kuò)大傳輸容量，提高信道利用率，常常需要把若干個(gè)低速數(shù)字信號(hào)合并成一個(gè)高速數(shù)字信號(hào)，然后通過高速信道傳輸，數(shù)字復(fù)接就是實(shí)現(xiàn)這種數(shù)字信號(hào)合并的專門技術(shù)。為保證分接器的幀狀態(tài)相對(duì)于復(fù)接器的幀狀態(tài)能獲得并保持相位關(guān)系，以便正確地實(shí)施分接，在合路數(shù)字信號(hào)中還必須循環(huán)插入幀定位信號(hào)，因此在合路數(shù)字信號(hào)中，也就存在以幀為單位的結(jié)構(gòu)，各個(gè)數(shù)字時(shí)隙的位置可以根據(jù)幀定位信號(hào)加以識(shí)別。 幀數(shù)據(jù)結(jié)構(gòu)，通過300m長的多模帶狀光纖實(shí)現(xiàn)OC192幀結(jié)構(gòu)數(shù)據(jù)（見圖2l）的雙向傳輸。圖2l OC192幀結(jié)構(gòu)數(shù)據(jù) 發(fā)送方向的數(shù)據(jù)傳送發(fā)送方向功能框圖見圖22。圖22 發(fā)送方向數(shù)據(jù)加工流程圖 接收方向的數(shù)據(jù)傳送在接收方向（見圖23），：10串并轉(zhuǎn)換，經(jīng)幀同步后，對(duì)12路并行數(shù)據(jù)流進(jìn)行8B10B 解碼，并利用每個(gè)數(shù)據(jù)流中的幀定界符進(jìn)行幀對(duì)齊，即去除通道間經(jīng)傳輸后造成的延時(shí)差別（接收部分通道間延時(shí)差別容忍度不小于80ns）。轉(zhuǎn)換集成電路最后把數(shù)據(jù)通道重組為16路622Mbit/s的并行數(shù)據(jù)。OC192幀的第一個(gè)A1字節(jié)（AI, A2為幀同步碼字）必須在通道1傳輸，后續(xù)字節(jié)順序分配在余下的數(shù)據(jù)通道中。圖24 OC192成幀器適配到數(shù)據(jù)通道 VSR幀同步在數(shù)字通信系統(tǒng)中，同步具有相當(dāng)重要的地位，系統(tǒng)能否有效、可靠地工作，在很大程度上取決于是否有良好的同步系統(tǒng)。幀同步可采用同步碼組插入/檢測、彈性緩沖器的方法來實(shí)現(xiàn)。在多路復(fù)用技術(shù)中，幀同步的作用是使在接收端的時(shí)隙脈沖排列規(guī)律和接收到的數(shù)據(jù)流中的時(shí)序排列規(guī)律一致，以保證正確無誤地進(jìn)行分路。而可編程器件的廣泛應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。當(dāng)今高速發(fā)展的FPGA/CPLD兼有串、并行工作方式和高速、高可靠性的特點(diǎn)，并可以結(jié)合具有強(qiáng)大的行為描述能力和豐富的仿真語句的VHDL語言進(jìn)行描述，使其在電子系統(tǒng)設(shè)計(jì)中得到廣泛的應(yīng)用。 由于傳輸媒體的并行特性，每個(gè)數(shù)據(jù)通道到達(dá)接收端時(shí)可能會(huì)有不同的傳輸時(shí)延，為在接收端進(jìn)行12個(gè)通道的幀同步和數(shù)據(jù)對(duì)齊，需要插入幀定界符。 表21 幀定界符中的8B/10B碼字碼字名稱16進(jìn)制值RD+RDabcdei fghjabcdei fghjBC001111 1010110000 0101（）23110001 1001110001 1001（）23101010 0101101010 01013 算法原理 引言 發(fā)送方向集成電路用于將QC192成幀器的輸出數(shù)據(jù)進(jìn)行通道映射與重組，轉(zhuǎn)換成適合于并行傳輸?shù)臄?shù)據(jù)流。本章詳細(xì)討論了轉(zhuǎn)換集成電路發(fā)送方向上OC192幀同步模塊、延時(shí)存儲(chǔ)和檢錯(cuò)，并對(duì)部分模塊的電路結(jié)構(gòu)和設(shè)計(jì)參數(shù)選擇進(jìn)行了討論和優(yōu)化。此時(shí)，SDH幀首比特不能保證出現(xiàn)在16比特?cái)?shù)據(jù)的最高位（MSB），而是隨機(jī)等概率的出現(xiàn)在16比特中的任意一位。這就要求發(fā)送方向FPGA中必須包含一個(gè)幀同步電路功能模塊，它能夠搜索數(shù)據(jù)流中SDH幀同步字符，使幀的首比特出現(xiàn)在160比特?cái)?shù)據(jù)的最高位，使數(shù)據(jù)對(duì)齊，并給出幀同步信號(hào)，指示幀頭的位置。接下來搜索SDH幀同步字符的位置。隨后的1598編碼器鎖存該位置信號(hào)并輸出8位二進(jìn)制編碼的位置指示信號(hào)給通道選擇器。該方案理論上對(duì)高、低速率均適用。此種選擇器不僅電路規(guī)模較大，而且延時(shí)太大，其延時(shí)和電路規(guī)模隨控制碼最大值的增加而增大。表31 319：160選擇器功能表輸入數(shù)據(jù)DATA_IN控制碼輸出數(shù)據(jù)DATA_OUTD_IN[318:0]0D_OUT= D_IN[159:0]1D_OUT= D_IN[160:1]2D_OUT= D_IN[161:2]…D_OUT= D_IN[318:0]159D_OUT= D_IN[318:159]（2）基于字節(jié)比較的幀對(duì)齊方案 先利用AlA2（A1為111101A2為00101000）的7種不同位置將160位的數(shù)據(jù)按字節(jié)的邊界對(duì)齊，然后再利用AlA2的交界來判定幀頭的正確位置。雖然，一幀中的首比特可能出現(xiàn)在160位數(shù)據(jù)的任意一位，但隨后8個(gè)周期數(shù)據(jù)（全是有可能沒對(duì)齊的A1）的任意8位一定是11110110，11101101，11011011......01111011等7種排列中的一種。接下來再對(duì)160位字節(jié)對(duì)齊的數(shù)據(jù)進(jìn)行處理，判斷每個(gè)字節(jié)的數(shù)據(jù)是A1還是A2。這樣可以利用比較得到的A1A2交界的位置和幀對(duì)齊情況下AlA2交界的位置的對(duì)比來控制312:160選擇器（控制碼值域：019），從而得到正確的重排數(shù)據(jù)。當(dāng)比較器發(fā)現(xiàn)某一種通道選擇正好是A1對(duì)齊的情況時(shí)就鎖住通道選擇的計(jì)數(shù)器。（3）基于二分查找的幀對(duì)齊方案 改進(jìn)的字節(jié)對(duì)齊方法雖然已經(jīng)能夠適應(yīng)大部分的應(yīng)用需要，但是仍有改進(jìn)的余地。該方法的核心思想是，將輸入的數(shù)據(jù)流看成是一個(gè)待查找的數(shù)組，而幀定位符就是待查找的數(shù)據(jù)。這樣，每次對(duì)齊只需經(jīng)過一個(gè)二選一的選擇器，系統(tǒng)由以2為底的N的對(duì)數(shù)級(jí)選擇器構(gòu)成，雖然總的級(jí)數(shù)增加了，但電路結(jié)構(gòu)卻變得簡單了。由于在OC192幀結(jié)構(gòu)中，有192個(gè)連續(xù)的A1和A2，所以在160位的數(shù)據(jù)位寬下應(yīng)該至少有持續(xù)8個(gè)周期是同樣的數(shù)據(jù)，這樣前一個(gè)周期的值和后一個(gè)周期的值異或的結(jié)果必定是全0；而一旦有A2出現(xiàn)的周期到來，異或的結(jié)果就不是全0，其中第一個(gè)1的位置就代表了A1A2的交界。（不考慮誤碼的影響）。00……00_ 11011110_ 11011110……，其中第一個(gè)1的位置就代表了A1和A2的交界。該電路由三部分組成（見圖32）。圖32 二分查找?guī)侥K組成異或定位模塊由一個(gè)和數(shù)據(jù)位寬相等的并行異或門，一個(gè)判斷是否為0的比較器以及一個(gè)計(jì)數(shù)器等組成，見圖33。時(shí)計(jì)數(shù)器開始計(jì)數(shù)。圖33 異或定位模塊二分查找模塊查找A1A2交界處的位置，并輸出指示其位置信息的二進(jìn)制編碼。第一步判斷鎖存的異或結(jié)果中間79和80位是否全0，如果不是，表示要找的AlA2交界處在15880位間，否則就在780位間，因此第一級(jí)MUX根據(jù)比較結(jié)果選擇79位作為下一級(jí)的數(shù)據(jù)，同時(shí)產(chǎn)生通道選擇的第一位信號(hào)。圖34二分查找模塊原理圖選擇器根據(jù)二分查找模塊輸出的二進(jìn)制編碼進(jìn)行選擇。 幀對(duì)齊電路結(jié)構(gòu)性能分析由于本系統(tǒng)功能是基于FPGA實(shí)現(xiàn)的，故很多電路都針對(duì)FPGA的結(jié)構(gòu)進(jìn)行了優(yōu)化。 OC192幀同步模塊總體電路結(jié)構(gòu)OC192幀同步電路模塊的框圖和接口定義見圖35和表32圖35 OC192 幀同步電路表32 OC192幀同步電路信號(hào)端口名方向位寬功能定義Reset輸入1模塊異步復(fù)位信號(hào)，1上升沿有效Clk輸入1模塊時(shí)鐘輸入，D_IN輸入160未對(duì)齊幀數(shù)據(jù)輸入Fr輸出1幀同步信號(hào)脈沖，在數(shù)據(jù)前一個(gè)周期置高Lock輸出1幀數(shù)據(jù)輸出，當(dāng)Lock高時(shí)數(shù)據(jù)有效D_OUT輸出160幀數(shù)據(jù)有效輸出，表示系統(tǒng)鎖定在同步狀態(tài)4 設(shè)計(jì)與實(shí)現(xiàn) FPGA概述FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。　　FPGA采用了邏輯單元陣列LCA （Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB （Configurable Logic Block）、輸出輸入模塊IOB （Input Output Block）和內(nèi)部連線三個(gè)部分。 （2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 （4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。對(duì)于FPGA而言，現(xiàn)場可編程門陣列技術(shù)出現(xiàn)于二十年前，而在近幾年其技術(shù)發(fā)展的日益加快。大規(guī)?？删幊踢壿嬈骷﨔PGA是當(dāng)今應(yīng)用最廣泛的可編程專用集成電路（ASIC）。此外，F(xiàn)PGA還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。 Verilog HDL語言簡介硬件描述語言的發(fā)展至今已經(jīng)有20多年的歷史。硬件描述語言HDL （Hardware Description Language）是一種用形式化的方法來描述數(shù)字電路和系統(tǒng)的語言。然后利用EDA工具逐層進(jìn)行仿真驗(yàn)證，再把其中需要變成具體物理電路的模塊組合經(jīng)由自動(dòng)綜合工具轉(zhuǎn)換成門級(jí)電路網(wǎng)表。 此外，利用HDL語言，時(shí)結(jié)合下文TopDown的設(shè)計(jì)方法，在整個(gè)設(shè)計(jì)進(jìn)程上有如下四大優(yōu)點(diǎn)：（1）在TopDown自頂而下的設(shè)計(jì)過程中，每一步都可以進(jìn)行仿真，可以在系統(tǒng)設(shè)計(jì)過程中發(fā)現(xiàn)存在的問題，可以大大縮短設(shè)計(jì)周期，降低費(fèi)用，使電路設(shè)計(jì)更趨合理，其體積和功耗也可減小。（3）采用HDL語言設(shè)計(jì)系統(tǒng)營建電路時(shí)，主要的設(shè)計(jì)文件是用HDL語言編寫的源程序，也可以將HDL語言編寫的源程序轉(zhuǎn)化成電路原理圖形式輸出，降低了營建電路的設(shè)計(jì)難度。 Quartus II仿真環(huán)境簡介傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的（見圖41）。為了滿足設(shè)計(jì)性能指標(biāo)，工程師往往需要花費(fèi)好幾天或更長時(shí)間進(jìn)行艱苦的手工布線。這種低水平的設(shè)計(jì)方法大大延長了設(shè)計(jì)周期。設(shè)計(jì)人員首先要考慮規(guī)劃出能完成某一具體功能、滿足自己產(chǎn)品系統(tǒng)設(shè)計(jì)要求的某一功能模塊，利用某種方式（如HDL硬件描述語言）把功能描述出來，通過功能仿真以驗(yàn)證設(shè)計(jì)思路的正確性。這就是自頂而下（TopDown）的設(shè)計(jì)方法（見圖42）。（2）該軟件擁有功能強(qiáng)大的邏輯綜合工具以及完備的電路功能仿真與時(shí)序邏輯仿真工具，支持時(shí)序分析與關(guān)鍵路徑延時(shí)分析，并可使用Signal Tap II邏輯分析工具進(jìn)行嵌入式的邏輯分析。（4）可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件，并且能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件。它是可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境。有關(guān)Quartus II設(shè)計(jì)流程的圖示說明，請(qǐng)參見圖43：圖43 Quartus II設(shè)計(jì)流程 幀同步算法的設(shè)計(jì)為實(shí)現(xiàn)幀同步的有效控制，在上一章中對(duì)于三種控制算法進(jìn)行了相應(yīng)的比較。所以在滿足這一基本標(biāo)準(zhǔn)的基礎(chǔ)上，我們力求硬件電路的最簡化，由此得出了以二分查找法為基礎(chǔ)的數(shù)據(jù)控制方案，并在這一章節(jié)中給出具體的軟件實(shí)現(xiàn)以仿真結(jié)果的論述。在本課題中，我們正是應(yīng)用了二分查找法的這一特點(diǎn)，對(duì)待測數(shù)據(jù)進(jìn)行分析，以達(dá)到幀同步的目的。簡言之，整個(gè)運(yùn)算過程通過對(duì)數(shù)據(jù)的分段、計(jì)算、判斷和控制逐級(jí)的對(duì)數(shù)據(jù)進(jìn)行分析以達(dá)到縮小范圍、精確查找的目的。input[159:0]a。output y5。wire y5。assign y4=a[79:0]。a[79]。通過分段處理，將a分成了上下兩個(gè)部分，分別包括了其前后各80位的數(shù)據(jù)，由于在本設(shè)計(jì)中工作流程共被分為六級(jí)，而前五級(jí)的工作方式完全相同，只是在程序中的輸入數(shù)據(jù)的初始化長度的定義上有些改動(dòng)而已，通過上章中對(duì)二分法原理的分析可知，在前五級(jí)中輸入數(shù)據(jù)的長度分別為160、80、10，通過觀察可知，每一級(jí)的輸入數(shù)據(jù)長度均為前一級(jí)的二分之一，這是由于在每一級(jí)控制信號(hào)的存在，通過計(jì)算和控制，它將輸入中的兩段數(shù)據(jù)中的一段摒棄，而相應(yīng)的將另一段進(jìn)行了輸出，得到了這樣的結(jié)果。得到控制位后，利用控制位的數(shù)值選擇輸出數(shù)據(jù)，并即時(shí)輸出至下一環(huán)節(jié)。input[79:0] y5。input sel。reg [79:0] y7。elsey7=y6。輸出模塊的主要任務(wù)則是根據(jù)時(shí)鐘的輸入將結(jié)果輸出至下一級(jí)，進(jìn)行下一個(gè)周期的計(jì)算。input clk。output[79:0] b。always ( posedge clk )beginif(clk)b=a。其中打包后的程序模塊與其實(shí)體名保持一致，再次編譯成功后可在該環(huán)境下進(jìn)行連接。（4）第六級(jí)計(jì)算單元模塊在經(jīng)過前五級(jí)的數(shù)據(jù)運(yùn)算之后，在第五級(jí)的輸出段會(huì)輸出一個(gè)長度為5的數(shù)據(jù)段，由于該數(shù)據(jù)