【正文】 使整個(gè)系統(tǒng)顯得尤為精簡，能達(dá)到所要求的技術(shù)指標(biāo)，具有靈活的現(xiàn)場更改性，還有處理速度快，實(shí)時(shí)性好、可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成電路系統(tǒng)到廣泛地應(yīng)用單片機(jī) ,直至今天 FPGA/CPLD 在系統(tǒng)設(shè)計(jì)中的應(yīng)用 ,電子設(shè)計(jì)技術(shù)已邁入了一個(gè)全新的階段。同時(shí)使得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷 ,使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。在設(shè)計(jì)過程中 ,可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式 ,借助于大規(guī)模集成的FPGA/CPLD和高效的設(shè)計(jì)軟件 ,用戶不僅可通過直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能 ,而且由于管腳定義的靈活性 ,大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度 ,同時(shí) ,這種基于 可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量 ,縮小了系統(tǒng)的體積 ,提高了系統(tǒng)的可靠性。本次課題把它納入計(jì)算機(jī)編程行列。使其運(yùn)作成本降低，攜帶十分方便。這個(gè)檢測系基于 FPGA的模擬信號(hào)檢測處理系統(tǒng)設(shè)計(jì)與仿真 2 統(tǒng)完全采用數(shù)字 化的測量，采用 VHDL 硬件描述語言，以 FPGA 器件作為控制的核心，使整個(gè)系統(tǒng)顯得精簡，能達(dá)到所要求的技術(shù)指標(biāo)，相比較其他傳統(tǒng)的檢測系統(tǒng)具有靈活的現(xiàn)場更改性，還有處理速度快，實(shí)時(shí)性好、精確可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。通過畢業(yè)設(shè)計(jì)課題還可進(jìn)一步懂得模擬檢測、可編程器件的結(jié)構(gòu)、功能特點(diǎn)，對(duì)其測試方法有進(jìn)一步的認(rèn)識(shí)，對(duì)使用可用編程器件設(shè)計(jì)的思路和其使用方法有更深刻的理解。系統(tǒng)主要包括： 8 位二進(jìn)制循環(huán)加法計(jì)數(shù)器、數(shù)據(jù)鎖存器、數(shù)據(jù)處理模塊、片選信號(hào)模塊、二進(jìn)制轉(zhuǎn)換模塊、小數(shù)點(diǎn)控制模塊和七段譯碼顯示模塊 等幾部分。特別是它在檢測技術(shù)中的應(yīng)用，使電子測量技術(shù)進(jìn)入了高靈敏度時(shí)代。在實(shí)際的設(shè)計(jì)生產(chǎn)中，從事科研、高精度檢測、精密處理等的工程技術(shù)人員以及使用模擬系統(tǒng)做電子系統(tǒng)的設(shè)計(jì)、測試人員都迫切希望能在工作中快速得到所需要的精確的參數(shù)便于分析處理。以前簡單廉價(jià)的測試方法多采用直接測量或者間接測量 ,如果采用前者傳統(tǒng)模擬器件系統(tǒng)測量，雖然系統(tǒng)成本較低，但是檢測參數(shù)的精度不高，只能用作初步測量或者實(shí)驗(yàn)教學(xué)；后者檢測精度比較高 ,但是使用這檢測方式，測試系統(tǒng)都需要自己搭建 ,而且需要針對(duì)不同的參數(shù)改變電路。目前模擬系統(tǒng)檢測參數(shù)快速測試水平還不夠完善，很多現(xiàn)有小型測試系統(tǒng)大部分是手動(dòng)或者半自動(dòng)的，測試速度慢，操作比較麻煩，自動(dòng)化程度不夠高。用大規(guī)模 集成件芯片設(shè)計(jì)的系統(tǒng)體積小，質(zhì)量輕、功耗低，可靠性高，系統(tǒng)成本低。這就為 信號(hào)檢測 的研制指出了新的方向。我們這次研究設(shè)計(jì)的 “基于 FPGA 的模擬信號(hào)檢測處理系統(tǒng) ”就是運(yùn)用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL對(duì)其進(jìn)行設(shè)計(jì)開發(fā)，設(shè)計(jì)并制作一個(gè)能檢測模擬信號(hào)并且做簡單數(shù)據(jù)處理最后 數(shù)碼顯示的系統(tǒng)。 數(shù)字檢測系統(tǒng)的設(shè)計(jì)方法 數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法 從概念上講 ,凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。通過由器件搭成的電路板 ,由電路板搭成電子系統(tǒng)。用戶只能根據(jù)需要選擇合適的器件，并按照器件推薦的電路搭成系統(tǒng)。 基于芯片的設(shè)計(jì)方法 利用 EDA 工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低系統(tǒng)能耗，提高系統(tǒng)的性能和可靠性。傳統(tǒng)的 “固定功能 集成塊＋連線 ”的設(shè)計(jì)方法正逐步推出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正在成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。 本次課題是基于 FPGA 設(shè)計(jì)，實(shí)際上仍然采用 VHDL 語言編寫源程序，并且通過Max+PlusⅡ 進(jìn)行編譯、仿真和下載實(shí)現(xiàn)其功能。另外，在進(jìn)行數(shù)據(jù)比較時(shí)上升沿和下降沿都會(huì)有毛刺出 現(xiàn)，所以在 CPLD 的輸入管腳出添加了消抖動(dòng)模塊。 基于 FPGA的模擬信號(hào)檢測處理系統(tǒng)設(shè)計(jì)與仿真 4 運(yùn)用可編程器件的設(shè)計(jì)步驟 FPGA 的 設(shè)計(jì)步驟大致分為：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真、設(shè)計(jì)下載。 設(shè)計(jì)編譯： 將電路設(shè)計(jì)文件轉(zhuǎn)換成可燒寫用的輸出文件，所有寫出的程序都必須經(jīng)過編譯后才可以進(jìn)行時(shí)序分析、仿真與燒寫。 設(shè)計(jì)下載： 將 電路設(shè)計(jì)文件轉(zhuǎn)換后的輸出文件， 燒寫轉(zhuǎn)換成位流文件 (FPGA)的編譯的過程。 注：以上各步驟都在 MAX+PLUSⅡ 環(huán)境下實(shí)現(xiàn)。所以應(yīng)當(dāng)仔細(xì)解讀錯(cuò)誤提示逐一改正后才能進(jìn)行波形仿真。總之，今后在 研究工程中要運(yùn)用合理的技術(shù)，用最簡單的方法實(shí)現(xiàn)設(shè)計(jì)所需要的功能。所以采用硬件描述語言及相關(guān)的編輯、綜合和仿真等技術(shù)是當(dāng)今 EDA 領(lǐng)域發(fā)展的又一重要特征。除常見的 ABEL_HDL、 Verilog_HDL、 VHDL 等之外 ,其余絕大多數(shù)是各公司的專有產(chǎn)品。 （ 1） VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，尤其是其強(qiáng)大的行為描述能力和語言結(jié)構(gòu)，只需直接面對(duì)對(duì)象進(jìn)行系統(tǒng)級(jí)的邏輯行為描述，從而避開了具體的器件結(jié)構(gòu)來進(jìn)行系統(tǒng)設(shè)計(jì)。因 VHDL 這種與硬件電路和器件系列 (CPLD/FPGA)的極小相關(guān)性以及其簡潔明確的語言結(jié)構(gòu)和便于修改和共享等特點(diǎn)，使得 VHDL 在電子設(shè)計(jì)和 EDA 領(lǐng)域具有更好的通用性和更寬廣的適用面?？梢灶A(yù)言，今后 VHDL 設(shè)計(jì)技術(shù)將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。加電時(shí)， FPGA 芯片將EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA 的編程無須專用的FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA的分類 FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)。按照邏輯功能塊的大小不同，可將FPGA分為細(xì)粒度結(jié)構(gòu)和粗粒度結(jié)構(gòu)兩類 :細(xì)粒度 FPGA的邏輯功能塊一般較小，其優(yōu)點(diǎn)是功能塊的資源可以完全利用，缺點(diǎn)是完成復(fù)雜的邏輯功能需要大量的連線和開關(guān)，因而速度慢 。 按互連結(jié)構(gòu)分類 根據(jù) FPGA內(nèi)部的連線結(jié)構(gòu)不同，可將其分為分段互連型和連續(xù)互連型兩類。這種連線結(jié)構(gòu)走線靈活，但在設(shè)計(jì)完成前無法預(yù)測，設(shè)計(jì)修改將引起延時(shí)性能發(fā)生變化。 按編程特性分類 根 據(jù)采用的開關(guān)元件的不同， FPGA可分為一次編程型和可重復(fù)編程型兩類。 可重復(fù)編程 FPGA采用 SRAM開關(guān)元件或快閃 EPROM控制的開關(guān)元件，每次重新加電。其突出優(yōu)點(diǎn)就是可反復(fù)編程，系統(tǒng)上電時(shí)，給 FPGA加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。 FPGA的基本結(jié)構(gòu) FPGA的基本結(jié)構(gòu)通常包含三類可編程資源：可編程邏輯功能塊（ CLB）、可編程輸入輸出塊和可編程互連。 可編程邏輯塊 (CLB) CLB是 FPGA的主要組成部分，是實(shí)現(xiàn)邏輯功能的基本單元。 CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器，分別用來選擇觸發(fā)器激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。 CLB中的邏輯函數(shù)發(fā)生器均為查找表結(jié)構(gòu)，其工作原理類似于 ROM. 輸入 /輸出模塊 (IOB) IOB提供了器件引腳和內(nèi)部邏輯功能陣列之間的連接。 可編程互連資源 (IR) 可編程互連資源可以將 FPGA內(nèi)部的 CLB和 CLB之間、 CLB和 IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。 選擇 FPGA芯片 隨著可編程邏輯器件應(yīng)用的日益廣泛，許多 IC制造廠家涉足 CPLD/FPGA領(lǐng)域 .目前世界上有幾十家生產(chǎn) CPLD/FPGA的公司，這里介紹下 Altera. Xilinx和 Actel公司產(chǎn)品的特征。該公司的基于 CMOS的現(xiàn)場可編程邏輯器件同樣具有高速、高密度、低功耗的特點(diǎn)。 Altera公司針對(duì)通信市場推出的新型低成本器件 ACEX系列（以前的名稱是 ACE）。 Altera公司還對(duì) FPGA的結(jié)構(gòu)進(jìn)行優(yōu)化，提供更多的嵌入式 RAM。 Altera公司預(yù)計(jì)該系列器件可用于 66MHZ的工作頻率，密度范圍為 3萬～ 25萬門，能 夠用于 66MHZ的 PCI和通信應(yīng)用。在基于 FPGA的模擬信號(hào)檢測處理系統(tǒng)設(shè)計(jì)與仿真 8 APEX 20KE系列中的鎖相環(huán)（ PLL）可以提供多種 LVDS。 另一方面，隨著現(xiàn)場可編程邏輯器件越來越高的集成度，加上對(duì)不斷出現(xiàn)的 I/O標(biāo)準(zhǔn)、嵌入功能、高級(jí)時(shí)鐘管理的支持 ，使得設(shè)計(jì)人員開始利用現(xiàn)場可編程邏輯器件來進(jìn)行系統(tǒng)級(jí)的片上設(shè)計(jì)。 Actel公司一直是世界反熔絲技術(shù) FPGA的領(lǐng)先供應(yīng)商，主要有兩大系列的反熔絲FPGA產(chǎn)品 SXA 系列和 MX高速系列。 SXA（ ）和 SX () FPGA系列可以提供 12,000到 108,000個(gè)可用門； 64bit， 66MHZ的 PCI；330MHZ的內(nèi)部時(shí)鐘頻率， 4ns的時(shí)鐘延遲，它的輸入設(shè)置時(shí)間小于 ，不需要逐步鎖定的循環(huán)指令；可提供 ， 5v的電壓。 FPGA的應(yīng)用 FPGA的電路設(shè)計(jì)是通過 FPGA開發(fā)系統(tǒng)實(shí)現(xiàn)。 FPGA的設(shè)計(jì)流程如圖 ： 設(shè) 計(jì) 輸 入設(shè) 計(jì) 驗(yàn) 證（ 時(shí) 序 及 內(nèi) 電 路 模 擬 ）設(shè) 計(jì) 實(shí) 現(xiàn)（ 分 割 ， 布 局 ， 布 線 ）F P G A用 戶原 理 圖 入 口文 本 入 口功 能 模 擬逆 向 注 釋 圖 FPGA設(shè)計(jì)流程圖 基于 FPGA的模擬信號(hào)檢測處理系統(tǒng)設(shè)計(jì)與仿真 9 為了方便設(shè)計(jì)， FPGA開發(fā)系統(tǒng)提供了豐富的單元庫和宏單元庫，例如 :基本邏輯單元庫、 74系列宏單元庫、 CMOs宏單元庫等，并且還提供了基本器件系列中沒有的單元，如 64位全加器等。由于FPGA是一種大規(guī)模集成電路，集成度高，容量大，它可以將許多邏輯單元連結(jié)起來，在一 片 FPGA上實(shí)現(xiàn)復(fù)雜的邏輯功能，用一個(gè)單芯片實(shí)現(xiàn)一個(gè)系統(tǒng)。 課題主要研究內(nèi)容和工作概述 前面已經(jīng)說明了本課題研究的系統(tǒng)的優(yōu)點(diǎn)。 （ 2）可變電阻器模擬 0～ 5V 的模擬量輸入值，這個(gè)值被接入另一個(gè)運(yùn)放的反向輸入端。 （ 3）要把電壓值用數(shù)碼管顯示出來，還需要對(duì)數(shù)據(jù)進(jìn)行處理。 在課題設(shè)計(jì)包括了硬件和軟件方面的設(shè)計(jì)，設(shè)計(jì)實(shí)現(xiàn)過程中主要用到的儀器有 EDA實(shí)驗(yàn)箱、電腦等相應(yīng)的開發(fā)設(shè)備和 MAX+plusⅡ 等相應(yīng)的開發(fā)仿真軟件。模擬信號(hào)檢測處理系統(tǒng) 設(shè)計(jì)框圖如圖 所示。 （ 2）測量數(shù)據(jù)通過顯示設(shè)備顯示。 （ 4）完成外圍硬件系統(tǒng)設(shè)計(jì)與制作。因 為課題任務(wù)對(duì)主控制單元的芯片作了要求，由此我們?cè)趯?duì)主控單元芯片的選擇上沒有什么大的異議，根據(jù)實(shí)際條件選擇 了 ALTERA公司的 FLEX系列器件 EPF30TC1443芯片作為主控單元芯片。 （ 2）控制測試電路采鎖存檢測結(jié)果，進(jìn)行數(shù)據(jù)處理。 基于 FPGA的模擬信號(hào)檢測處理系統(tǒng)設(shè)計(jì)與仿真 12 數(shù)模 /模數(shù)轉(zhuǎn)換 數(shù)模轉(zhuǎn)換器是將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的系統(tǒng)，一般用低通濾波即可以實(shí)現(xiàn)。 實(shí)現(xiàn)該功能的電路或器件稱為數(shù)模轉(zhuǎn)換電路，通常稱為 D/A 轉(zhuǎn)換器或 DAC(Digital Analog Converter)。最原始的 DAC 電路由以下幾部分構(gòu)成：參考電壓源、求和運(yùn)算放大器、權(quán)產(chǎn)生電路網(wǎng)絡(luò)、寄存器和時(shí)鐘基準(zhǔn)產(chǎn)生電路，寄存器的作用是將輸入的數(shù)字信號(hào)寄存在其輸出端，當(dāng)其進(jìn)行轉(zhuǎn)換時(shí)輸入的電壓變化不會(huì)引其輸出的不穩(wěn)定。 模數(shù)轉(zhuǎn)換的原理是數(shù)模轉(zhuǎn)換原理的逆過程，所以模數(shù)轉(zhuǎn)換器是將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的系統(tǒng)，是一個(gè)濾波、采樣保持和編碼的過程。 通常的模數(shù)轉(zhuǎn)換器是將一個(gè)輸入電壓信號(hào)轉(zhuǎn)換為一個(gè)輸出的數(shù)字信號(hào)。故任何一個(gè)模數(shù)轉(zhuǎn)換器都需要一個(gè)參考模擬量作為轉(zhuǎn)換的標(biāo)準(zhǔn)，比較常見的參考標(biāo)準(zhǔn)為最大的可轉(zhuǎn)換信號(hào)大小。 D/A 轉(zhuǎn)換器根據(jù)工作原理基本上可分為二進(jìn)制權(quán)電阻網(wǎng)絡(luò) D/A 轉(zhuǎn)換器和 T 型電阻網(wǎng)絡(luò) D/A 轉(zhuǎn)換器兩大類。 模數(shù)轉(zhuǎn)換器最重要的參數(shù)是轉(zhuǎn)換的精度，通常用輸出的數(shù)字信號(hào)的位數(shù)的多少表示。 本次設(shè)計(jì)中數(shù)模轉(zhuǎn)換要求采用 DAC0832 芯片實(shí)現(xiàn)。當(dāng)要求多個(gè)模擬量同時(shí)輸出時(shí)，可采用雙重緩沖方式，可根據(jù)需要系統(tǒng)處理的就一組數(shù)據(jù) D7～ D0，所以就采用單緩沖工作方式：一個(gè)寄存器工作于直通狀態(tài)，另一個(gè)工作于受控鎖存器狀態(tài)。 基于 FPGA的模擬信號(hào)檢測處理系統(tǒng)設(shè)計(jì)與仿真 13 DAC0832 數(shù)模轉(zhuǎn)換參數(shù)功能簡介如圖 所示： 圖 DAC0832 內(nèi)部管腳圖 各引腳功能描述如下： Vcc 芯片電源電壓 , +5V～ +15V VREF 參考電壓 , 10V～ +10V RFB 反饋電阻引出端 , 此端可接運(yùn)算放大器輸出端 AGND 模擬信號(hào)地 DGND 數(shù)字信號(hào)地 DI7～ DI0 數(shù)字量輸入信號(hào)（其中： DI0 為最低位， DI7 為最高位） ILE 輸