【正文】 限制使得采樣速度遠(yuǎn)遠(yuǎn)低于集中式數(shù)據(jù)采集系統(tǒng)?！≌n題的提出與任務(wù)要求數(shù)據(jù)采集存儲系統(tǒng)目前在環(huán)境感知，圖像處理、語音識別、通信等領(lǐng)域有著廣泛的應(yīng)用，它用于實時、高速地采集和記錄應(yīng)用領(lǐng)域的各項參數(shù)信息。雖然目前市場上有很多不同類型的數(shù)據(jù)采集產(chǎn)品，但這些產(chǎn)品還存在著諸如功能單一，通用性差，操作復(fù)雜，不能適用于差別很大的環(huán)境等問題，這些都嚴(yán)重的限制了產(chǎn)品的應(yīng)用范圍，這迫使我們必須從實際出發(fā)，設(shè)計一套速度高，采集精度高，應(yīng)用范圍廣的素具采集系統(tǒng)，本課題正是為實現(xiàn)這一目的而提出。并能通過FPGA讀出FLASH存儲器中的數(shù)據(jù)。2 系統(tǒng)硬件電路的設(shè)計根據(jù)電路參數(shù)及其各項要求，提出整體設(shè)計方案。多路模擬量數(shù)據(jù)采集模塊是此設(shè)計中的重要環(huán)節(jié)，決定著獲取信號的質(zhì)量和采集測試的精度。其中模擬多路開關(guān)的作用是切換各路輸入信號，使得不同通道的模擬量被有序地送入A/D轉(zhuǎn)換器；電壓跟隨器用來對所采集的模擬量進(jìn)行信號調(diào)理，從而獲得更準(zhǔn)確的被測量；A/D轉(zhuǎn)換器是整個系統(tǒng)性能優(yōu)異與否的關(guān)鍵，它的性能將直接影響整個數(shù)據(jù)采集系統(tǒng)。FPGA是控制模塊的核心部分，主要完成通道選擇、A/D轉(zhuǎn)換器的時序控制、數(shù)據(jù)的存儲以及相應(yīng)的控制邏輯等控制任務(wù)。當(dāng)A/D轉(zhuǎn)換結(jié)束后，F(xiàn)PGA給存儲模塊一個寫信號，將轉(zhuǎn)換后的數(shù)據(jù)存入FLASH存儲器中。數(shù)據(jù)采集存儲系統(tǒng)工作可靠與穩(wěn)定主要取決于信號采集、信號調(diào)理，數(shù)據(jù)傳輸以及數(shù)據(jù)存儲四大模塊設(shè)計。它作為控制器具有時鐘頻率高，編程配置靈活，內(nèi)部延時小，運行速度快，I/O 端口多，配以IP 軟核，本身集采樣控制、處理、緩存、傳輸控制、通信于一個芯片內(nèi)，各方面均滿足系統(tǒng)對實時性和同步性的要求[7]。： 前端輸入電路模擬信號主要測量的是沖擊量、振動量、緩變（溫度、壓力等）和系統(tǒng)電量參數(shù)信息,并且留有備用采集通道。ADS8402 采樣轉(zhuǎn)換時間僅需610ns，轉(zhuǎn)換時鐘依靠內(nèi)部產(chǎn)生，避免因數(shù)字接口以及參考時鐘和外部轉(zhuǎn)換器之間產(chǎn)生的交界面抖動。本設(shè)計使用ADS8402 內(nèi)部參考電壓Vref= 作為基準(zhǔn)，但是16 路模擬量輸出電壓范圍均為0～5V；超過了ADC 的輸入電壓量程，需要線性運算電路變換由模擬開關(guān)ADG706 輸出的信號幅度以適合ADS8402 的輸入信號范圍[8][9][10]。 單路信號調(diào)理電路 通道選擇電路設(shè)計中要求采集16路模擬信號，為降低系統(tǒng)成本和減小體積，采用公共A/D轉(zhuǎn)換電路，用1片16選1的模擬多路開關(guān)來實現(xiàn)通道的選取。平常使用的模擬開關(guān)，在選通其中一路時，其它各路并沒有真正斷開，只是處于高阻狀態(tài)，仍存在漏電流，對導(dǎo)通的信號產(chǎn)生影響；通道越多，漏電流越大，通道間的干擾也越多。模擬開關(guān)的導(dǎo)體電阻會使信號電壓產(chǎn)生跌落，尤其是和低阻抗器件串聯(lián)使用的時候壓降會相對較大。（3）開關(guān)時間：由于模擬開關(guān)器件中有導(dǎo)通電阻且有寄生電容，這就會產(chǎn)生一定的導(dǎo)通和斷開時間，所以在選擇開關(guān)時應(yīng)考慮開關(guān)時間，并選擇開關(guān)時間較小的器件。一個理想的開關(guān)要求導(dǎo)通時電阻為零，斷開時電阻趨于無限大，漏電流為零。如果信號源內(nèi)阻很高，傳輸信號是電流量，就特別需要考慮模擬開關(guān)的泄漏電流，一般希望泄漏電流越小越好。（6）器件封裝：常用的模擬開關(guān)有DIP和SO兩種封裝，可以根據(jù)實際需要選擇[11]。ADG706的四位地址位A0、AAA3的輸入決定16路輸入信號中要選擇輸出的通道號，使能端EN控制ADG706是否處于工作狀態(tài)。其真值表如下： ADG706真值表A3A2A1A0EN選通.A3A2A1A0EN選通XXXX0無.000011.100019000112.1001110001013.1010111001114.1011112010015.1100113010116.1101114011017.1110115011118.1111116ADG706采用28管腳的封裝形式TSSOP。當(dāng)EN信號為高電平時，模擬多路開關(guān)選通。D/A轉(zhuǎn)換器的分辨率和轉(zhuǎn)換精度均與轉(zhuǎn)換器的位數(shù)有關(guān)，位數(shù)越多，分辨率和轉(zhuǎn)換精度均越高。 A/D轉(zhuǎn)換器的分類及其特點目前A/D轉(zhuǎn)換器的種類雖然很多，但從轉(zhuǎn)換過程來看，可以歸結(jié)成兩大類，一類是直接A/D轉(zhuǎn)換器，另一類是間接A/D轉(zhuǎn)換器。而在間接A/D轉(zhuǎn)換器中，輸入模擬信號先被轉(zhuǎn)換成某種中間變量（如時間、頻率等），然后再將中間變量轉(zhuǎn)換為最后的數(shù)字量，如單次積分型A/D轉(zhuǎn)換器、雙積分型A/D轉(zhuǎn)換器等，其特點是工作速度較低，但轉(zhuǎn)換精度可以做得較高，且抗干擾性能強(qiáng)，一般在測試儀表中用得較多。分辨率又稱精度，通常以數(shù)字信號的位數(shù)來表示。采樣時間則是指兩次轉(zhuǎn)換的間隔。量化誤差：量化誤差由于AD的有限分辨率而引起的誤差，即有限分辨率AD的階梯狀轉(zhuǎn)移特性曲線與無限分辨率AD（理想AD）的轉(zhuǎn)移特性曲線（直線）之間的最大偏差。偏移誤差：偏移誤差指輸入信號為零時輸出信號不為零的值，可外接電位器調(diào)至最小。線性度：線性度是指實際轉(zhuǎn)換器的轉(zhuǎn)移函數(shù)與理想直線的最大偏移，不包括以上三種誤差。 模數(shù)轉(zhuǎn)換器ADS8402ADS8402是一種16 位精度。提供了一個全16位和一個8位的接口方案，數(shù)據(jù)讀取使用兩個8位讀周期。采用48引腳的TQFP封裝，工業(yè)級芯片的溫度范圍為40℃至85℃。該架構(gòu)基于電荷再分配，其中內(nèi)在地包含一個采樣/保持功能。其轉(zhuǎn)換時間為 610ns。當(dāng)轉(zhuǎn)換開始時，內(nèi)部電容陣列采樣這些引腳的差分輸入。轉(zhuǎn)換器的內(nèi)部參考電壓為雙緩沖，如果外部使用參考電壓，第二個緩沖區(qū)將隔離外部參考電壓和模數(shù)轉(zhuǎn)換器。如果使用外部參考電壓，則引腳2（REFOUT）可以懸空。雙方+ IN和 V范圍和Vref+ V的輸入范圍被限制在 VREF到Vref的。實際上采樣期間輸入 ADS8402的電流是為內(nèi)部電容陣列充電的，當(dāng)電容充電完成，就沒有了輸入電流。當(dāng)工作在保持模式時，輸入阻抗大于1GΩ。調(diào)理后的輸出電阻應(yīng)與輸入端相匹配，否則，兩個輸入端+IN和IN將會有不同的設(shè)定時間，這可能會導(dǎo)致失調(diào)誤差，增益誤差和線性誤差，引起溫度和輸入電壓的變化。 ADS8402的典型應(yīng)用ADS8402使用的是內(nèi)部振蕩器產(chǎn)生的時鐘，具有固定的最高轉(zhuǎn)換頻率（），不需要輸入外部時鐘。CONVST下降沿使得ADS8402從采樣模式切換到保持模式。當(dāng)CS為低且BUSY信號的下降沿來臨或BUSY信號為低且CS的下降沿來臨時開始采樣。數(shù)據(jù)輸出：當(dāng)RD和CS都為低電平時，轉(zhuǎn)換后的數(shù)據(jù)將會輸出；當(dāng)RD和CS有一個不是低電平時數(shù)據(jù)口輸出三態(tài)。當(dāng)BYTE為高電平時，從DB15～DB8輸出轉(zhuǎn)換后的低7位數(shù)據(jù)。復(fù)位時，當(dāng)前轉(zhuǎn)換將被中止，所有設(shè)置為0的輸出鎖存將被清除后復(fù)位。 ADS8402在系統(tǒng)中的應(yīng)用模擬信號經(jīng)調(diào)理電路后由+IN輸入（IN端接地），經(jīng)模數(shù)轉(zhuǎn)換后，輸出16位數(shù)字信號；控制信號RD、CS、CONVST、BYTE和RESET由FPGA輸入，BUSY信號輸入FPGA，向FPGA提供芯片的工作狀態(tài)，整個A/D受FPGA的控制。 FIFO簡介本設(shè)計采用的是FIFO數(shù)據(jù)緩存器。根據(jù)工作的時鐘域，可以將FIFO分為同步FIFO和異步FIFO。異步FIFO是指讀寫時鐘不一致，讀寫時鐘是互相獨立的。FIFO的深度：它指的是FIFO可以存儲多少個N位的數(shù)據(jù)（如果寬度為N）。在FIFO實際工作中，其數(shù)據(jù)的滿/空標(biāo)志可以控制數(shù)據(jù)的繼續(xù)寫入或讀出。一般來說根據(jù)電路的具體情況，在兼顧系統(tǒng)性能和FIFO成本的情況下估算一個大概的寬度和深度就可以了?！　M標(biāo)志：FIFO已滿或?qū)⒁獫M時由FIFO的狀態(tài)電路送出的一個信號，以阻止FIFO的寫操作繼續(xù)向FIFO中寫數(shù)據(jù)而造成溢出?！　∽x時鐘：讀操作所遵循的時鐘，在每個時鐘沿來臨時讀數(shù)據(jù)?！　∽x指針：指向下一個讀出地址，讀完后自動加1。讀寫指針其實就是讀寫的地址，只不過這個地址不能任意選擇，而是連續(xù)的[14]。該器件使用一個滿標(biāo)志（FF）和一個空標(biāo)志（EF）來檢測其存儲狀態(tài)，通過W引腳和R引腳來控制數(shù)據(jù)的存儲和讀取。其時序如圖所示。上電后必須先復(fù)位，然后才能進(jìn)行寫操作。數(shù)據(jù)存儲在RAM陣列。半滿標(biāo)志（HF）由讀操作的上升沿重置。當(dāng)一個有效的讀操作完成后，滿標(biāo)志會在tRFF（R變高到FF變高的時間）后變高，使寫重新有效。讀允許（R）：當(dāng)E引腳為高時，一個讀周期開始于R信號的下降沿。R引腳變高，數(shù)據(jù)輸出端（Q8～Q0）將返回到一個高阻抗?fàn)顟B(tài)直到下一次讀操作開始。當(dāng)FIFO為空后，內(nèi)部讀指針被鎖，外部變化將不會影響FIFO的讀。 FPGA控制模塊FPGA通過I/O口輸出的數(shù)字信號實現(xiàn)對A/D轉(zhuǎn)換器、模擬多路開關(guān)和FIFO的控制。開關(guān)的控制：FPGA通過輸出的使能信號EN和地址控制信號A來控制開關(guān)的選通即通路的選擇。 USB接口設(shè)計模塊CY7C68013有3種接口工作模式。 USB模塊電路在本系統(tǒng)中CY7C68013與FPGA連接用到的I，0包括八位GPIF數(shù)據(jù)接口，兩根控制線USBCTRl／2，一根狀態(tài)線USBSO。上位機(jī)通過USB發(fā)出無效塊檢測命令，CY7C68013接收到此命令后．通過USBC，IRl，2通知FPGA，F(xiàn)PGA接收到該命令后開始進(jìn)行操作。通過USBCTRl／2通知FPGA進(jìn)行操作。要求選擇存儲容量大、數(shù)據(jù)可靠性高的存儲器件。USB2．0接口模塊為FPGA與上位機(jī)通信模塊，完成上位機(jī)控制命令與Flash存儲數(shù)據(jù)的傳送。完成Flash模塊的讀／寫／擦操作和無效塊檢測功能[15]。 供電電路本設(shè)計中所有芯片的工作電源均來至電源轉(zhuǎn)換芯片TPS70358的輸出,所有電源電路的設(shè)計將影響整個系統(tǒng)的供電。其準(zhǔn)確性、快速瞬態(tài)響應(yīng)、SVS的監(jiān)控電路（上電復(fù)位）、手動復(fù)位輸入等功能為電路的設(shè)計提供一個完整的解決方案。輸出電流可高達(dá)1A（輸出1）和2A（輸出2）。SEQ控制哪個輸出電壓通道（VOUT1或VOUT2）先打開。如果VOUT2被拉低于83％（即過載條件）則VOUT1關(guān)閉。該設(shè)計采用的是XCF01系列的系統(tǒng)可編程配置PROM，其型號為XCF01SVO20。 配置電路 時鐘電路XC2S100有4個時鐘信號輸入端，分別為GCK0、GCKGCK2和GCK3，本設(shè)計中只使用GCK0。時鐘電路如圖。利用1片ADG706和一片ADS8402完成了對16路模擬量的采樣，給出了整個系統(tǒng)的硬件連接圖。每個數(shù)據(jù)經(jīng)AD轉(zhuǎn)換后就變成16位的并行數(shù)據(jù)，再由FPGA內(nèi)部軟件進(jìn)行并串轉(zhuǎn)換為8位串行數(shù)據(jù)。8bitlbyte=511byte A/D控制模塊的設(shè)計AD采樣控制模塊將控制ADS8402完成自動A/D轉(zhuǎn)換操作，模數(shù)轉(zhuǎn)換器由其內(nèi)部時鐘驅(qū)動。所以對AD，最重要的是分配好轉(zhuǎn)換和讀允許的時序。按照要求產(chǎn)生AD片選信號AD_CS