【正文】 實現(xiàn)………………………………………..………...…..19 3. 2. 2 UART通信接口模塊的實現(xiàn)………………………………………………..…..21 B1ockRAM存儲模塊的實現(xiàn)………………………………….…………..……..22 3. 2. 4 DES加密系統(tǒng)整體設計結果………………………………….…………..……25 本章小結…………………………………………………………………….………….……31第四章性能分析與功能驗證...................………………………………………….…..................32 4. 1性能分析…………………………………………………………………..…….………32 4. 1. 1 DES加密核心的性能分析………………………………………..…….………32 4. 1. 2整體性能分析……………………………………………………..…………….32 4. 2功能驗證…………………………………………………………………..…………….33 4. 2. 1基于ModelSim仿真的功能驗證………………………………….……………33 4. 2. 2實際硬件驗證…………………………………….………………..……………34 本章小結………………………………………………………………………..……………36第五章DES加密系統(tǒng)在軍事通信總站內(nèi)的應用……………………………………………..37 5. 1 DES加密系統(tǒng)在軍事通信總站內(nèi)的應用背景………………………………………37 5. 2軍事通信總站用戶服務呼叫中心系統(tǒng)結構………………………………………….37 5. 3 DES加密系統(tǒng)在軍事通信總站用戶服務呼叫系統(tǒng)中的應用………………………39 本章小結……………………………………………………………………………………40結束語……………………………………………………………………………………………41參考文獻…………………………………………………………………………………………42致謝………………………………………………………………………………………………42第一章緒論 DES的基本概念及特點 數(shù)據(jù)加密標準(Data Encryption Standard, DES)[1]，作為ANSI的數(shù)據(jù)加密算法(Data Encryption Algorithm ,DEA)和IS0的DEA1，成為一個世界范圍內(nèi)的標準己經(jīng)20多年了。DES是一個分組加密算法，它以64位為分組對數(shù)據(jù)加密。DES是一個對稱算法:加密和解密用的是同一種算法。(密鑰通常表示為64的數(shù)，但每個第8位都用作奇偶校驗，可以忽略。其中極少量的數(shù)被認為是弱密鑰，但能容易地避開它們。[2]1. 2 基于FPGA的DES加密系統(tǒng)的研究背景，意義，及應用前景 DES加密系統(tǒng)現(xiàn)狀及發(fā)展 隨著信息技術的發(fā)展，計算機應用滲透到社會生活的各個領域，特別是在軍事中的應用，使人們對信息的依賴程度越來越大，從而使信息安全技術顯得格外重要。目前，基于DES算法的加/解密硬件廣泛地應用于軍事，衛(wèi)星通信、網(wǎng)關服務器、機頂盒、視頻傳輸以及其它大量的數(shù)據(jù)傳輸業(yè)務中。DES算法從1977年公布到現(xiàn)在已有將近30年的歷史，雖然有些人對它的加密強度持懷疑態(tài)度，但現(xiàn)在還沒有發(fā)現(xiàn)實用的破譯DES的方法。采用軟件方式實現(xiàn)的DES算法會在很大程度上占用系統(tǒng)資源，造成系統(tǒng)性能的嚴重下降，而DES算法本身并沒有大量的復雜數(shù)學計算（如乘、帶進位的加、模等運算）[3]，在加/解密過程和密鑰生成過程中僅有邏輯運算和查表運算，因而，無論是從系統(tǒng)性能還是加/解密速度的角度來看，采用硬件實現(xiàn)都是一個理想的方案。信息高速公路，多媒體電腦，移動電話系統(tǒng)，數(shù)字電視，各種自動化設備以及我們?nèi)粘５囊恍┬≈谱鞫家玫綌?shù)字集成電路。但是，隨著微電子技術的發(fā)展，設計與制造集成電路的任務己不完全由半導體廠商來獨立承擔。 早期的可編程邏輯器件只有可編程只讀存貯器（ROM）,紫外線可擦除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)。這一階段的產(chǎn)品主要有PAL(可編程邏輯陣列)和GAL(通用陣列邏輯)。而FPGA和CPLD則都具有體系結構和邏輯單元靈活，集成度高以及實用范圍寬等特點。幾乎所有應用門陣列，PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應用FPGA和CPLD器件。綜上所述，應用FPGA來設計和實現(xiàn)DES加密系統(tǒng)具有十分重要的現(xiàn)實意義和廣闊的應用前景。整個系統(tǒng)包括DES加密核心模塊，UART通信接口模塊和BLOCKRAM存儲模塊。3: 用PC，串口調(diào)試工具，UART通信接口和EITS2003開發(fā)板測試并驗證了整個系統(tǒng)的功能。 第二章介紹了DES加密算法原理以及系統(tǒng)的開發(fā)環(huán)境。整個系統(tǒng)由三大模塊組成:DES加密核心，UART通信接口模塊和BLOCKRAM存儲模塊。第五章介紹了DES加密系統(tǒng)在軍事通信總站內(nèi)的應用方案。本章的最后給出了本文的主要研究工作及各章節(jié)的安排。解密過程與此類似。 為密鑰空間， 如圖1所示，DES算法是64位明文由一個初始序列變換(IP)開始，經(jīng)過16輪的加密運算，再通過初始序列變換的逆變換(IIP)得到所需的密文。其中S盒(選擇函數(shù))是DES算法的心臟，靠它實現(xiàn)非線性變換[5]。 圖1中的具體運算如以下算式（1），（2），（3）所示：L’=R’ (1)R=L⊕f(R,K)Kn=KS(n,KEY) (2)Ln=Rn1Rn=Ln1⊕f(R,Kn) (3)初始序列變換的逆運算(IIP)如表2所示：表22 IP序列變換的過程和IP類似。圖22加密函數(shù)f的運算框圖E運算是一個函數(shù)，它將32位輸入數(shù)據(jù)擴充為48位的數(shù)據(jù)塊作為輸出。表23 E變換表每個單獨的選擇函數(shù)S1 ，S2... .， S8 ，將6位數(shù)據(jù)塊作為輸入，并且產(chǎn)生4位數(shù)據(jù)塊作為輸出，選擇函數(shù)S，根據(jù)下表進行運算。B的中間4位代表0~15的一個數(shù)，設它為j。比如，輸入6位數(shù)據(jù)為011011，行是01，表示第1行，列由1101定義，表示第13列。 表25選擇函數(shù)S圖22中的P運算如下表所示:表26 P運算 圖23子密鑰生成 首先，64位的密鑰KEY通過陣列選擇變換操作PC1，成為48位數(shù)據(jù)。如果KEY的數(shù)據(jù)從1到64進行標號，那么C0就分別是KEY的57, 49, 41, ……，44和36位，同樣地，D0分別是KEY的63, 55, 47,……，12和4位。這是根據(jù)表7的每個數(shù)據(jù)塊的左移運算完成的。為了得到子密鑰，Cn和Dn需經(jīng)過陣列選擇變換PC2的運算[8] a。2. EITS2003是多用途EDA(電子設計自動化)開發(fā)實驗平臺，核心器件是Xilinx公司的SpartanIIE系列的FPGA芯片， FPGA架構，專為價格敏感的消費類電子設計，具有強大的功能，可能達到與ASIC相比擬的系統(tǒng)級集成度[9]。這種主芯片嵌入式結構，連同平臺設計中采用的其他耐用性措施，使得平臺具有靈活的使用方式，長期的使用壽命和低廉的維護費用。EITS2003的用戶可以在PC機上通過并口對FPGA進行配置，也可以使用板上的單片機配合EEPROM來配置FPGA。*板載晶體震蕩器，50MHz頻率，可選購晶振頻率從l0MHz到100MHz: *六個按鈕和一個八路撥碼開關，可用作通用地邏輯輸入。 *標準RS232接口，可方便的連接PC及其他工業(yè)設備。 *標準VGA接口，可顯示64種顏色。 *ADC電路，把FPGA的數(shù)字信號轉換成模擬信號輸出。 *I2C EERPROM24C256，提供另一種通用存儲方式。WebPack是基于Xilinx工SE的一個軟件套件，提供了原理圖輸入，綜合，布局布線，編程下載等功能。 MXE可以用來做邏輯仿真(前仿真)，也可以做精確的布局布線后仿真(后仿真)。下面是WebPack結合MXE的典型設計流程: 圖25 WebPack典型設計流程 1:根據(jù)設計思路進行邏輯輸入，可以選擇的有:使用ECS進行原理圖輸入，使用Design Entry進行硬件描述語言輸入(VHDL, Ver i logHDL, ABEL)，使用StateCAD進行狀態(tài)機轉換圖的輸入。 4:在布局布線這個步驟中，對FPGA來說，有四個步驟: 1) Translate一解釋設計，執(zhí)行規(guī)則檢查。 3) Place and Route一對可配置邏輯塊進行布局，使用布線資源. 4) Configure一生成可以下載編程的Bit流文件。后仿真結合了布局布線的因素，可以精確的反映下載后芯片內(nèi)部的執(zhí)行情況，可以觀測邏輯變量的延遲情況，毛刺，冒險競爭等。2. 2. 3硬件描述語言Yerilog IiDL 硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。然后，利用電子設計自動化(EDA)工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉換到門級電路網(wǎng)表。 硬件描述語言HDL的發(fā)展至今己有20多年的歷史，并成功地應用于設計的各個階段:建模、仿真、驗證和綜合等。但是，這些語言一般各自面向特定的設計領域和層次，而且眾多的語言使用戶無所適從。20世紀80年代后期，VHDL和Verilog HDL語言適應了這種趨勢的要求，先后成為IEEE標準。 Verilog HDL是在1983年，由GDA (Gateway Design Automation)公司的PhilMoorby首創(chuàng)的。在1984~1985年，Phil Moorby設計出T第一個名為VerilogXL的仿真器。 隨著VerilogXL算法的成功，Verilog HDL語言得到迅速發(fā)展。1990年，Cadence公司決定公開Verilog HDL語言，于是成立了OVI (Open Verilog International)組織，負責促進Verilog HDL語言的發(fā)展。 2001年發(fā)布了Verilog HDL 13642001標準。 從語法結構上看，Verilog HDL語言與C語言有許多相似之處，并繼承和借鑒了C語言的多種操作符和語法結構。l 借用高級語言的結構和語句，例如條件語句，賦值語句和循環(huán)語句等，在VerilogHDL中都可以使用，既簡化了電路的描述，又方便了設計人員的學習和使用。設計的規(guī)?？梢允侨我獾?，語言不對設計的規(guī)模施家任何限制。l 基本邏輯門，例如and, or和nand等都內(nèi)置在語言中。l 用戶定義原語創(chuàng)建的靈活性。Verilog HDL還具有內(nèi)置邏輯函數(shù)。另外，該語言的功能強大，可以滿足各個層次設計人員的需要，從高層的系統(tǒng)描述到地層的版圖設計，都可以很好的支持。在美國，日本等國家，Verilog HDL語言也一直是使用最為廣泛的硬件描述語言，其使用人數(shù)大大超過其他語言的使用人數(shù)。本章小結本章先介紹了DES加密算法的基本原理，然后介紹了本系統(tǒng)開發(fā)的環(huán)境，包括硬件，硬件開發(fā)平臺EITS2003，軟件開發(fā)工具ISE WebPack和3硬件描述語言Verilog HDL。而UART通信接口則負責加密核心與外界通信鏈路之間的數(shù)據(jù)吞吐。FPGA內(nèi)部的B1ockRAM主要起到兩方面作用:緩沖數(shù)據(jù)。 DES加密核心設計方案DES加密算法以多輪的密鑰變換輪函數(shù)和密鑰十數(shù)據(jù)運算輪函數(shù)為特征，與之相對應的硬件實現(xiàn)，既可以通過輪函數(shù)的16份硬件拷貝，達到深度細化的流水線處理，實現(xiàn)性能上的最優(yōu)。究竟選擇怎么樣的實現(xiàn)方式，根據(jù)實際硬件條件進行了選擇。循環(huán)全部打開后，實現(xiàn)全部16個輪函數(shù)的硬件級聯(lián)，只要一個時鐘周期就可以完成一個數(shù)據(jù)塊的加密或解密。在第一時鐘周期，第一塊數(shù)據(jù)經(jīng)過第一輪處理存入寄存器1中。同時，第二塊數(shù)據(jù)可以經(jīng)過第一輪處理存入寄存器1。后來的綜合驗證肯定了這一觀點[13]。這在大大減少硬件開銷的同時也在性能上作出了相應的犧牲。將數(shù)據(jù)+密鑰輪函數(shù)和密鑰變換函數(shù)在硬件上單獨實現(xiàn)，減少了相鄰流水線級間的邏輯復雜度[14]。. 2通信接口設計方案通信接口負責為DES加密核心吞吐數(shù)據(jù)，需要根據(jù)不同的通信介質(zhì)進行設計，以以太網(wǎng)應用為例，需實現(xiàn)相應的以太網(wǎng)MAC控制器以與物理層設備接口，或提供與已有以太網(wǎng)控制器硬件相接口的邏輯總線。在數(shù)據(jù)跨越不同時鐘邊界時，如何穩(wěn)定可靠地傳輸數(shù)據(jù)是一個值得重視的問題，而握手或緩沖是常用的實現(xiàn)方案。考慮實驗平臺上硬件條件的限制，現(xiàn)成可用的通信接口只能選擇UART。但是從功能演示和熟悉系統(tǒng)實現(xiàn)的流程上來說，UART的簡易、可操作又不失為一個不錯的選擇。UART通信接口部分的系統(tǒng)框圖如下圖所示:圖32 UART通信接口原理圖 B1ockRA11存儲模塊設計方案對FPGA內(nèi)部的B1ockRAM，考慮采用8片片內(nèi)B1ockRAM并行的方式，UART數(shù)據(jù)幀(8位寬度)循環(huán)串行寫入，DES模塊則采取8片并行輸入輸出的方式來達到位寬匹配的目的[16]。采用片內(nèi)8片8位寬度BlockRAM并行輸入輸出，實現(xiàn)與DES加密數(shù)據(jù)總線的位寬匹配。從前面的介紹可以看到，DES算法沒有大量的復雜數(shù)學計算(如乘、帶進位的加、模等)，在加/解密過程和密鑰生成過程中僅有邏輯運算和查表運