tdma基礎幀的設計和fpga實現(xiàn)畢業(yè)論文-在線瀏覽
2025-08-07 12:58本頁面
【正文】 H信道是連續(xù)不斷的發(fā)送消息）。 ?。?）TDMA幀－每個TDMA幀含8個時隙。連續(xù)的51個TDMA幀構成的復幀，稱為51復幀，用于控制信道（CCH），周期為3060/13≈。（4）TDMA超高幀（Hyperframe）它包括2048個超幀，每個周期包括2715648個TDMA幀，其時間周期為3小時28分53秒760毫秒。那為什么要用TDMA幀號呢？這是因為GSM系統(tǒng)對客戶的保密是通過在發(fā)送信息前對信息進行加密實現(xiàn)的。有了TDMA幀號，移動臺就可判斷控制信道TS0上傳送的是哪一類邏輯信道。設計指標有：(1) 每個用戶的數(shù)據(jù)傳輸率不低于13Kbps,復用后的信道傳輸速率不低于104Kbps。二、設計原理 原理框圖 復用框圖 解復用框圖 RTL Viewer下看到的設計框架 設計原理（1）用戶信息：8個不相關用戶的數(shù)據(jù)信息，即8個時隙，數(shù)據(jù)傳輸率是13Kbps；（2）復用器：完成了8個用戶的數(shù)據(jù)信息復用到時分信道上；（3）解復用器：完成了把時分信道上的TDMA基礎幀數(shù)據(jù)恢復成8個獨立用戶的數(shù)據(jù)信息。三、硬件平臺設計 時序分配數(shù)字電路中,時鐘是整個電路最重要、最特殊的信號。出于這樣的考慮在FPGA這類可編程器件內(nèi)部一般都設有數(shù)量不等的專門用于系統(tǒng)時鐘驅(qū)動的全局時鐘網(wǎng)絡。 二是時延差特別小。因此, 在FPGA設計中最好的時鐘方案是: 由專用的全局時鐘輸入引腳驅(qū)動單個主時鐘去控制設計項目中的每一個觸發(fā)器。FPGA時鐘分頻即對FPGA的系統(tǒng)時鐘根據(jù)自己所需進行頻率處理，使之達到原來的1/N倍頻率。偶分頻即N為偶數(shù)的對系統(tǒng)時鐘分頻。設計原理為：以系統(tǒng)參考時鐘為觸發(fā)條件做一個加計數(shù)器，當計數(shù)器值為(n/2 1)時，輸出時鐘發(fā)生跳轉(zhuǎn)；奇分頻方法即當N為奇數(shù)時的系統(tǒng)時鐘分頻。部分時序代碼如下，但在quartus仿真時可直接加個Vector Waveform定義主時鐘在在ModelSim或Quartus II (32Bit)下時序和行為仿真。 BEGIN Instantiate the Unit Under Test (UUT) uut: DataSource PORT MAP ( ACLK = ACLK, Data_Ok = Data_Ok )。039。 ACLK = 39。 wait for ACLK_period/2。 用戶信息設計數(shù)據(jù)源模塊主要負責產(chǎn)生8個用戶（時隙）的數(shù)據(jù)流，數(shù)據(jù)傳輸率為13Kbps，以供后續(xù)測試使用，設計原理如下： 用戶數(shù)據(jù)設計框圖ACLK為系統(tǒng)主時鐘，時分信道速率至少為每個用戶的速率的8倍（不包括幀頭和校驗信息等），因此需要進行八分頻；然后COUNT模塊在用戶時鐘下進行循環(huán)計數(shù)，產(chǎn)生地址（0到7），然后再根據(jù)計數(shù)地址每個用戶的數(shù)據(jù)輸出。elseAddr=Addr+1。end if。 用戶數(shù)據(jù)RTL圖 復用器（Multiple
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