【正文】 中，在1286412漢字圖形點(diǎn)陣液晶顯示模塊當(dāng)中，可顯示有漢字和圖形，內(nèi)置了8192個(gè)中文漢字（16X16點(diǎn)陣）、128個(gè)相應(yīng)的字符（8X16點(diǎn)陣）以及64X256點(diǎn)陣顯示RAM(GDRAM)。（1）主要的技術(shù)參數(shù)和顯示特性如下所示：電源：VDD +（內(nèi)置有升壓電路，不需負(fù)壓）顯示的內(nèi)容：128 X 64=8192行顯示的顏色：黃和綠顯示的角度：6：00種直視LCD的類型：超扭曲向烈型與FPGA的接口：8位或者4位并行/3位串行配置有LED背光（2）外形的尺寸如下：外觀的尺寸：9370 視域的尺寸：7240mm 外形的尺寸ITEMNOMINAL DIMENUNIT模塊體積mm視域mm行列點(diǎn)陣數(shù)128x64dots點(diǎn)距離mm點(diǎn)大小mm（3）模塊各個(gè)引腳的說明如下表： 模塊的引腳邏輯工作的電壓（VDD）：接地（GND）：0V工作環(huán)境的溫度（Ta）：0到+50℃（常溫）之間/ 20到70℃（寬溫）之間（4）、接口時(shí)序如下：模塊存在并行連接和串行連接兩種連接方法（時(shí)序圖如下所示）：1） 8位并行連接的時(shí)序圖： MPU寫資料到模塊中去 MPU從模塊中讀取出資料： 12864串口的連接方式串行數(shù)據(jù)傳送過程共分為三個(gè)字節(jié)來完成：首先第一字節(jié)是：串口控制——格式為 11111ABC A是數(shù)據(jù)傳送方向的控制：H是表示數(shù)據(jù)從LCD到MCU，而L是表示數(shù)據(jù)從MCU到LCD。其次“RE”是基本指令集和擴(kuò)充指令集的選擇控制元，每當(dāng)你變更“RE”位元之后，后面的指令集將會(huì)維持在最后的狀態(tài)中，除非你再次變更了“RE”位元，不然使用同意指令集時(shí)，不需要每次都重新設(shè)置“RE”位元。其中晶振的作用是給系統(tǒng)正常工作提供了穩(wěn)定的時(shí)鐘信號(hào)。DS1302模塊管腳和FPGA的相關(guān)連接如下：時(shí)鐘芯片DS1302時(shí)鐘端SPI_clk 59時(shí)鐘DS1302片選端SPI_cs 63時(shí)鐘DS1302數(shù)據(jù)端SPI_data 60 DS1302的外部引腳分配各引腳的功能為如下：（1）Vcc1：主電源接口；（2）Vcc2：備份電源接口。該引腳擁有兩個(gè)功能：第一個(gè)功能是，CE開始控制字訪問移位寄存器的控制邏輯功能；第二個(gè)是，CE提供了結(jié)束單字節(jié)或者多字節(jié)數(shù)據(jù)傳輸方法的功能。當(dāng)其為高電平時(shí)，選擇了12小時(shí)模式，相反為24小時(shí)模式。在24小時(shí)模式中，位5卻是第二個(gè)10小時(shí)位。當(dāng)該位7的值為1時(shí)，時(shí)鐘振蕩器出現(xiàn)停止，DS1302就開始處于低功耗狀態(tài)；當(dāng)該位7的值為0時(shí)，時(shí)鐘就開始運(yùn)行。進(jìn)行對(duì)時(shí)鐘和RAM的寫操作之前，WP位必須置0。表33 靜態(tài)RAM地址讀寄存器寫寄存器BIT7BIT6BIT5BIT4BIT3BIT2BIT1BIT0范圍81h80hCH10秒秒005983h82h10秒分005985h84h12/24010時(shí)時(shí)112/023AM/PM87h86h0010日日13189h88h00010月月1128Bh8Ah00000周日178Dh8Ch10年00998Fh8EhWP0000000—控制字的最高有效位（位7）判斷該位的邏輯值，如果該位為0，則不能把數(shù)據(jù)寫入到DS1302中。DS1302的位6：判斷該位的邏輯值，如果該位為0，則表示的是其存取的是日歷時(shí)鐘數(shù)據(jù)，如果該位為1則表示存取RAM數(shù)據(jù)；DS1302的位5到位1（A4～A0）：代表了指示操作單元的地址；DS1302的最低有效位（位0）：判斷該位的邏輯值，如為0，表示要進(jìn)行寫操作，如果為1表示進(jìn)行讀操作。當(dāng)在控制字指令輸入后的下一個(gè)SCLK時(shí)鐘的出現(xiàn)上升沿時(shí)，數(shù)據(jù)就被寫到DS1302中去，從最低位（0位）開始進(jìn)行數(shù)據(jù)輸入。 DS18B20溫度模塊設(shè)計(jì)圖34 DS18B20溫度傳感器模塊圖該溫度模塊以芯片DS18B20為核心。它可以將溫度直接轉(zhuǎn)化成串行數(shù)字信號(hào)，所以特別適合與FPGA、單片機(jī)等結(jié)合一起來使用，然后直接讀取溫度數(shù)據(jù)。（1）DS18B20的相關(guān)引腳介紹：分為黃色、黑色、紅色l 黃色的為數(shù)字信號(hào)的輸入/輸入端l 黑色的為電源地l 紅色的為外接供電電源的輸入端（2）DS18B20主要一些特性：l 獨(dú)一的單線接口僅僅只需要一個(gè)端口的引腳來進(jìn)行通訊l 每個(gè)器件都各自有唯一的64位序列號(hào)存儲(chǔ)在其內(nèi)部存儲(chǔ)器當(dāng)中l(wèi) 可以應(yīng)用于簡(jiǎn)單的多點(diǎn)分布式測(cè)溫。l 其能夠測(cè)量的溫度范圍在55度到125度之間（－67～＋257℉），當(dāng)溫度在10度到85度之間的時(shí)候，精確度為177。l 將溫度轉(zhuǎn)換為12位數(shù)字所用到的時(shí)間最多為750msl 用戶還可以設(shè)置非易失性溫度報(bào)警，溫度報(bào)警條件為報(bào)警搜索命令識(shí)別了并標(biāo)志超過程序。（3）DS18B20的內(nèi)部結(jié)構(gòu)主要由以下四個(gè)部分來組成：1）64位光刻ROM2）溫度傳感器3）非揮發(fā)的溫度報(bào)警觸發(fā)器TH4）TL配置寄存器。蜂鳴器于FPGA的相關(guān)腳連接如下：蜂鳴器和地64腳相連接。振蕩器、電磁線圈、磁鐵、振動(dòng)膜片和殼等組成電磁式蜂鳴器。多諧振蕩器、壓電蜂鳴片、阻抗匹配器、共鳴箱以及外殼等組成壓電式蜂鳴器。本次課題主要用到的是電磁式蜂鳴器：蜂鳴器發(fā)聲的原理是電流通過電磁線圈，使電磁線圈產(chǎn)生磁場(chǎng)來驅(qū)動(dòng)振動(dòng)膜發(fā)聲的，因此需要一定的電流才能驅(qū)動(dòng)它，單片機(jī)IO引腳輸出的電流較小，單片機(jī)輸出的TTL電平基本上驅(qū)動(dòng)不了蜂鳴器，因此需要增加一個(gè)電流放大的電路。蜂鳴器的正極接到VCC（＋5V）電源上面，蜂鳴器的負(fù)極接到三極管的發(fā)射極E，三極管的基級(jí)B經(jīng)過限流電阻R1后由FPGA的PIN_64引腳控制，當(dāng)PIN_64輸出高電平時(shí)，三極管T1截止，沒有電流流過線圈，蜂鳴器不發(fā)聲；當(dāng)PIN_64輸出低電平時(shí)，三極管導(dǎo)通，這樣蜂鳴器的電流形成回路，發(fā)出聲音。程序中改變單片機(jī)PIN_64引腳輸出波形的頻率，就可以調(diào)整控制蜂鳴器音調(diào)，產(chǎn)生各種不同音色、音調(diào)的聲音。 按鍵控制模塊的設(shè)計(jì)圖36 獨(dú)立鍵盤圖以上的獨(dú)立的按鍵是預(yù)留出來的，為以后增加功能設(shè)計(jì)預(yù)留的，比如說鬧鐘功能，報(bào)警功能等等。復(fù)位電路部分： 復(fù)位電路圖，其作用就是利用它把電路恢復(fù)到起始狀態(tài)。無論用戶使用哪種類型的控制器,總要涉及到復(fù)位電路的設(shè)計(jì)。許多用戶在設(shè)計(jì)完系統(tǒng),并在實(shí)驗(yàn)室調(diào)試成功后,在現(xiàn)場(chǎng)卻出現(xiàn)了“死機(jī)”、“程序走飛”等現(xiàn)象,這主要是復(fù)位電路設(shè)計(jì)不可靠引起的。要求是能夠方便地采用所開發(fā)的LCD控制模塊來實(shí)現(xiàn)顯示功能，在LCD屏幕上的任意位置顯示任意的中文以及英文字符，同時(shí)可以根據(jù)輸入的動(dòng)態(tài)數(shù)據(jù)進(jìn)行動(dòng)態(tài)輸出，另外還可以顯示此時(shí)此刻的時(shí)間和當(dāng)前環(huán)境的實(shí)時(shí)溫度。然后再通過顯示控制這一模塊對(duì)LCD進(jìn)行了顯示控制。其中的數(shù)據(jù)分別來自中英文字符模塊，時(shí)鐘模塊和環(huán)境溫度模塊。 LCD工作方式對(duì)12864的具體結(jié)構(gòu)有了比較深入的了解，12864分左右兩屏，像素點(diǎn)為128*64個(gè)像素點(diǎn)，行有128個(gè)像素點(diǎn)，列有64個(gè)像素點(diǎn)，行又設(shè)置為8頁(yè)，在12864默認(rèn)狀態(tài)下中文字體都是16*16的大小，每個(gè)頁(yè)包含8個(gè)像素行，所以要顯示一個(gè)中文就需要2頁(yè)；初始行的設(shè)定可以使得你要顯示的字出現(xiàn)在任意你想要的位置。在寫DDRAM之前，需要先清除RAM，且左屏和右屏要分別進(jìn)行清除。12864寫驅(qū)動(dòng)程序的時(shí)候需要寫七個(gè)指令分別是：“檢忙”，“寫指令”，“寫數(shù)據(jù)”，“寫顯示開關(guān)”，“寫頁(yè)”，“寫列”，“寫初始行”。設(shè)置后開始判斷LCD的工作狀態(tài)，如果處于空閑狀態(tài)，繼續(xù)往下執(zhí)行顯示數(shù)據(jù)，如果LCD處于忙碌狀態(tài)的話，返回列地址的設(shè)置。進(jìn)而判斷頁(yè)地址是否設(shè)置了8次，如果顯示了8次，就結(jié)束，如果不是返回頁(yè)地址的設(shè)置。如果顯示，繼續(xù)往下執(zhí)行（7）頁(yè)地址加1（8）判斷頁(yè)地址是否已經(jīng)設(shè)置8次，如果沒有設(shè)置夠8次，則跳回第二步。請(qǐng)屏之后進(jìn)行數(shù)據(jù)的寫入，首先對(duì)左屏寫入數(shù)據(jù)，然后對(duì)右屏也寫入數(shù)據(jù)，最后左右展開顯示。詳細(xì)步驟如下：（1）開始（2）進(jìn)行系統(tǒng)初始化（3）清左屏RAM（4）清右屏RAM（5）寫入LCD左屏數(shù)據(jù)（6）寫入LCD右屏數(shù)據(jù)（7）左右展開顯示5 系統(tǒng)的仿真圖51 Verilog仿真波形圖，能通過Verilog HDL程序，在QUARTUSII ，并在EDA試驗(yàn)箱上進(jìn)行下載顯示，驗(yàn)證程序的正確性。時(shí)分秒模塊仿真圖53 時(shí)分秒模塊仿真圖上圖顯示的是時(shí)分秒模塊運(yùn)行的仿真結(jié)果圖，秒針每到60個(gè)計(jì)時(shí)數(shù)分鐘才走動(dòng)一次，秒針的走動(dòng)需要由分頻模塊輸出的1HZ的脈沖來帶動(dòng)，秒帶分走，分帶時(shí)走。字符顯示的數(shù)據(jù)選擇：清除顯示（對(duì)應(yīng)狀態(tài)機(jī)狀態(tài)為CLEAR）對(duì)應(yīng)的數(shù)據(jù)接口的數(shù)據(jù)（DB7~DB0）為00000001，RS,RW為0；地址歸位（對(duì)應(yīng)狀態(tài)機(jī)狀態(tài)為RETURNCURSOR）對(duì)應(yīng)(DB7~DB0)的數(shù)據(jù)為00000010，RS,RW為0；點(diǎn)設(shè)定（對(duì)應(yīng)狀態(tài)機(jī)狀態(tài)為SETMODE）選擇整體畫面不移位，DDRAM地址+1，因此對(duì)應(yīng)DB7~DB0數(shù)據(jù)為00000110，RS,RW為0；顯示狀態(tài)開（對(duì)應(yīng)狀態(tài)機(jī)狀態(tài)為SWITHMODE），光標(biāo)顯示關(guān)，字符不反白，因此對(duì)應(yīng)DB7~DB0數(shù)據(jù)為00001100，RS,RW為0；游標(biāo)和顯示控制（對(duì)應(yīng)狀態(tài)機(jī)狀態(tài)為SHIFT）選擇AC=AC+1，因此對(duì)應(yīng)DB7~DB0數(shù)據(jù)為00010100，RS,RW為0；功能設(shè)定（對(duì)應(yīng)狀態(tài)機(jī)狀態(tài)為SETFUNCTION）選擇8為數(shù)據(jù)線接口，以及基本指令集動(dòng)作，因此對(duì)應(yīng)DB7~DB0數(shù)據(jù)為00110000，RS,RW為0；DDRAM（對(duì)應(yīng)狀態(tài)機(jī)狀態(tài)為SETDDRAM）地址的設(shè)定則根據(jù)需要設(shè)定，對(duì)應(yīng)DB7~DB0數(shù)據(jù)為10000000~10011111之間，RS為1，RW為0；另外，根據(jù)模塊引腳說明，F(xiàn)PGA還需要同時(shí)控制其他幾個(gè)引腳。RET引腳則由FPGA控制在經(jīng)過一段時(shí)間的L復(fù)位后跳為H。所以說，了解了可編程邏輯器件的的發(fā)展歷程這一些知識(shí)，同時(shí)也就了解了FPGA的相關(guān)發(fā)展歷程。它的一些應(yīng)用不僅能簡(jiǎn)化了電路的設(shè)計(jì)，降低了所需的成本還能提高了系統(tǒng)的可靠性，因此給數(shù)字系統(tǒng)的設(shè)計(jì)方式帶來了翻天覆地的變化。在20世紀(jì)70年代期間，早期的可編程邏輯器件只有3種器件，分別為可編程只讀存儲(chǔ)器、紫外線可擦除制度儲(chǔ)存器和電可擦除只讀儲(chǔ)存器[15]。經(jīng)過將近20年來的發(fā)展和改革，可編輯邏輯器件已經(jīng)取得了突破性的進(jìn)步，資源無比的豐富，使用起來越來越方便。EP2C5T144C8如下圖61所示：圖61 EP2C5T144C8 各個(gè)引腳圖 FPGA實(shí)現(xiàn)的原理對(duì)于可編程邏輯器件來說，從實(shí)現(xiàn)原理方面上來講，一般分為以下兩種：（1）基于查找表加寄存器結(jié)構(gòu)SRAM工藝的FPGA，它的集成密度比較高還有寄存器資源很豐富，偏向做時(shí)序邏輯設(shè)計(jì)這方面，比較常見于上萬門以上的設(shè)計(jì)，例如數(shù)字信號(hào)處理以及各種算法的實(shí)現(xiàn)等等；（2）基于乘積項(xiàng)結(jié)構(gòu)和EEPROM工藝的FPGA，它的集成密度比較低，乘積項(xiàng)資源也很豐富，偏向做組合邏輯設(shè)計(jì)這方面，常見于5000門以下的設(shè)計(jì)，例如編碼、譯碼電路等等?，F(xiàn)階段在FPGA中多使用四輸入的查找表（LUT），因此每個(gè)LUT可以看作是一個(gè)具有4位地址線的161的RAM。故，每當(dāng)輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就相當(dāng)于輸入一個(gè)地址進(jìn)行查表，找出地址相對(duì)應(yīng)的內(nèi)容，然后輸出結(jié)果。圖中每一個(gè)“叉”表示線路相連（即可編程熔絲呈導(dǎo)通狀態(tài)），所以得出f的計(jì)算式為：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。但是圖3電路中D觸發(fā)器實(shí)現(xiàn)比較簡(jiǎn)單些，它直接利用了宏單元中那些可編程的D觸發(fā)器來實(shí)現(xiàn)?？删幊逃|發(fā)器D的輸出端與I/O腳是相連的，把結(jié)果輸出進(jìn)芯片管腳。當(dāng)前，大規(guī)模FPGA設(shè)計(jì)大都是選擇“自頂向下”的這種設(shè)計(jì)方法。布局布線的結(jié)果還可以反標(biāo)回同一仿真器中，進(jìn)行包括功能以及時(shí)序的后驗(yàn)證來確保布局布線所會(huì)帶來的門延時(shí)以及線延時(shí)不會(huì)影響到設(shè)計(jì)的性能。第一，因?yàn)楣δ苊枋鐾耆梢元?dú)立于芯片的結(jié)構(gòu)，最初階段，設(shè)計(jì)師們可不受芯片結(jié)構(gòu)的束縛，一心進(jìn)行了產(chǎn)品設(shè)計(jì)，所以少走彎路，避免了傳統(tǒng)設(shè)計(jì)方法帶來的重新再設(shè)計(jì)的風(fēng)險(xiǎn)，從而大大縮小了設(shè)計(jì)所需周期。當(dāng)前的電子產(chǎn)品逐漸向模塊化方向發(fā)展。而且“自頂向下”的設(shè)計(jì)方法的功能描述可以和芯片的結(jié)構(gòu)沒有關(guān)聯(lián)。第三，設(shè)計(jì)規(guī)模得以很大提高。第四，芯片選擇比較靈活。故能夠在設(shè)計(jì)規(guī)模、速度、芯片價(jià)格以及系統(tǒng)性能更方面的要求進(jìn)行平衡，然后選擇最佳的設(shè)計(jì)結(jié)果。 FPGA的設(shè)計(jì)流程FPGA設(shè)計(jì)的方法可以歸納為一個(gè)比較簡(jiǎn)單的設(shè)計(jì)流程。這種“自頂向下”設(shè)計(jì)方法首先得從系統(tǒng)的設(shè)計(jì)著手，功能方框的劃分和結(jié)構(gòu)設(shè)計(jì)在頂層進(jìn)行，仿真、糾錯(cuò)在方框圖一級(jí)進(jìn)行，并且用硬件描述語言對(duì)高層次的系統(tǒng)進(jìn)行描寫，在系統(tǒng)一級(jí)（層）中進(jìn)行驗(yàn)證。因?yàn)樵O(shè)計(jì)的主要仿真以及調(diào)試過程是在高層次上進(jìn)行的，這樣不僅有利于更早的發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的不足，避免設(shè)計(jì)工作的無用功，同時(shí)也大大減少了邏輯功能進(jìn)行仿真的工作量，提高了設(shè)計(jì)的效率。開始需要用文本方式或圖形方式將設(shè)計(jì)的思路表達(dá)出來，再進(jìn)行排錯(cuò)編譯，為了進(jìn)一步的邏輯綜合做好充分的準(zhǔn)備。（2）邏輯綜合和優(yōu)化。然后生成了和FPGA/CPLD結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件。在選用的目標(biāo)器件當(dāng)中建立起和網(wǎng)表文件相符合的基本邏輯電路對(duì)應(yīng)關(guān)系。如果在編譯、綜合、布線/適配以及行為仿真、時(shí)序仿真