【正文】 which is made by optical international forum to pare the three different seeking schemes, eventually select the dividingseeking is practice object. In which, on basic structural design has adopted 6 level parallel calculations pattern, establish the flow chart of frame synchronization again according to specific step, and with the EDA tool of Altera pany39。此后陸續(xù)通過了一系列關(guān)于 SDH 的建議，到目前為止已形成了一個完整的全球統(tǒng) 一的光纖數(shù)字通信標(biāo)準。 SDH/SONET 被定義為一些由 SDH/SONET 網(wǎng)絡(luò)部件組成的網(wǎng)絡(luò)。已有全球通用的網(wǎng)絡(luò)節(jié)點接 （ NNI） ，從而簡化了信號的互通以及信號的傳輸、復(fù)用、交叉連接和交換過程。基本的網(wǎng)絡(luò)部件有終端復(fù)用器 （ TM） 、分插復(fù)用器（ ADM） 和同步數(shù)字交叉連接設(shè)備 （ CSDXC） 等，其功能各異，但都有統(tǒng)一的光接口 ,能夠在基本光纜上實現(xiàn)橫向兼容，允許不止一家設(shè)備在光路上互通；已有一套特殊的復(fù)用結(jié)構(gòu)，允許 PDH 和 SDH 等信號都能進入其幀結(jié)構(gòu)，因而具有廣泛的適應(yīng)性；大量采用軟件進行網(wǎng)絡(luò)配置和控制，使得新功能和新 特性的增加比較方便，適應(yīng)將來的不斷發(fā)展。 VSR4 是 OIF（ Optical Interworking Forum 光互連論壇 ） 制定的一套協(xié)議。 OIF 在研究了多種可能的接 口 后，制定了 4 種 OC192 VSR 協(xié)議標(biāo)準。 VSR 傳輸設(shè)備用由 12 只 850nm 垂直腔面發(fā)射激光器 （ VCSEL） 組成的激光器陣來代替?zhèn)鹘y(tǒng)的串行單激光器接口傳輸 10Gbit/s 數(shù)據(jù)。數(shù)字通信中的消息數(shù)字流總是用若干碼元組成一個“字”，又用若干“字”組成一“句”。可以說，在同步通信系統(tǒng)中，“同步”是進行信息傳輸?shù)那疤?，這就要求同步系統(tǒng)應(yīng)有高的可靠性。實現(xiàn)幀同步 的基 本 方法是在發(fā)送端循環(huán)地插入幀同步碼組，接收端通過檢測該幀同步碼組以達到幀同步。 FPGA 現(xiàn)狀與發(fā)展 過去，通常使用電路原理圖來實現(xiàn)群同步算法，如 ： 逐比特移位法和預(yù)置啟動搜索法，設(shè)計都較復(fù)雜，要求設(shè)計者有豐富的硬件電路設(shè)計經(jīng)驗，要很熟悉器件的結(jié)構(gòu)及功能，設(shè)計時間較長，維護工作也很困難。 FPGA/CPLD 是 20 世紀 90 年代發(fā)展起來的大規(guī)?？删幊踢壿嬈骷?，隨著 EDA技術(shù)和微電子技術(shù)的進步， FPGA 的時鐘延遲可達到 ns 級，結(jié)合其并行工作方式，在超高速、實時測控方面有非常廣闊的應(yīng)用前景；并且 FPGA 具有高集成度、高可靠 性，幾乎可以將整個設(shè)計系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積，因此以 FPGA/CPLD 為代表的可編程邏輯器件受到了世界范圍內(nèi)廣大電子設(shè)計工程師的普遍歡迎，應(yīng)用日益廣泛。 此外，傳統(tǒng)的數(shù)字設(shè)計一般采用積木式方法進行，即由器 件搭成電路板，由電路板達成數(shù)字系統(tǒng)常用的積木塊是固定功能的標(biāo)準集成電路，設(shè)計者需要根據(jù)需要選擇合適的器件，再由期間組成電路板最終完成設(shè)計。 采用可編程邏輯器件通過對器件內(nèi)部的設(shè)計來實現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計方法。將電路板大部分的設(shè)計工作放在對邏輯器件的設(shè)計中進行，通過對芯片設(shè)計來完成數(shù)字系統(tǒng)的邏輯功能?；谛酒脑O(shè)計方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)性能和可靠性。由淺入深的引入幀同步的概念，并結(jié)合其原理簡要介紹一些數(shù)據(jù)傳輸與接收方面的工作特點。介 紹與其相關(guān)的硬件電路結(jié)構(gòu)知識。 第五章 對本次設(shè)計的結(jié)論及展望 。 2 幀同步 引言 在數(shù)字網(wǎng)絡(luò)中，為了擴大傳輸容量，提高信道利用率，常常需要把若干個低速數(shù)字信號合并成一個高速數(shù)字信號，然后通過高速信道傳輸，數(shù)字復(fù)接就是實現(xiàn)這種數(shù)字信號合并的專門技術(shù)。為保證分接器的幀狀態(tài)相對于復(fù)接器的幀狀態(tài)能獲得并保持相位關(guān)系，以便正確地實施分接，在合路數(shù)字信號中還必須循環(huán)插入幀定位信號，因此在合路數(shù)字信號中，也就存在以幀為單位的結(jié)構(gòu)，各個數(shù)字時隙的位置可以根據(jù)幀定位信號加以識別。 幀數(shù)據(jù)結(jié)構(gòu) 接口的性能目標(biāo)是利用基于 850nm 的 VCSEL 的并行光收發(fā)技術(shù)， 通過 300m 長的多模帶狀光纖實現(xiàn) OC192 幀結(jié)構(gòu)數(shù)據(jù) （ 見圖 2l） 的雙向傳輸。 A 1 A 1 A 1 . . . A 1 A 2 . . . A 2 A 2 A 2 . . .A U 指 針S O H凈 負 荷 ( 含 P O H )S O N E T123945...2 7 0 * 6 4傳 輸 順 序數(shù) 據(jù) 方 向 圖 2l OC192 幀結(jié)構(gòu)數(shù)據(jù) 數(shù)據(jù)傳送 發(fā)送方向的數(shù)據(jù)傳送 發(fā)送方向功能框圖見圖 22。 成幀器有 效 數(shù) 據(jù)幀同步編碼串并轉(zhuǎn)換串并轉(zhuǎn)換數(shù) 據(jù) 輸 出 圖 22 發(fā)送方向數(shù)據(jù)加工流程圖 接收方向的數(shù)據(jù)傳送 在接收方向 （ 見圖 23） ，來自 12 個并行光纖的光信號被并行光接收模塊轉(zhuǎn)換為，它從每個通道的 據(jù)流中恢復(fù)出各自的時鐘并進行 1： 10 串并轉(zhuǎn)換，經(jīng)幀同步后，對 12 路并行數(shù)據(jù)流進行 8B10B 解碼，并利用每個數(shù)據(jù)流中的幀 定界符進行幀對齊，即去除通道間經(jīng)傳輸后造成的延時差別 （ 接收部分通道間延時差別容忍度不小于 80ns） 。轉(zhuǎn)換集成電路最后把數(shù)據(jù)通道重組為 16 路 622Mbit/s 的并行數(shù)據(jù)。 OC192 幀的第一個 A1 字節(jié) （ AI, A2 為幀同步碼字 ） 必須在通道 1 傳 輸，后續(xù)字節(jié)順序分配在余下的數(shù)據(jù)通道中。 數(shù) 據(jù) 通 道 1數(shù) 據(jù) 通 道 2數(shù) 據(jù) 通 道 5數(shù) 據(jù) 通 道 6數(shù) 據(jù) 通 道 7數(shù) 據(jù) 通 道 8數(shù) 據(jù) 通 道 9數(shù) 據(jù) 通 道 1 0數(shù) 據(jù) 通 道 3數(shù) 據(jù) 通 道 4輸入寄存器A 3A 1A 2A 6A 4A 5A 9A 7A 8A 1 0A 1 3A 1 1A 1 2A 1 6A 1 4A 1 5A 1 9A 1 7A 1 8A 2 0A3A1A2A6A4A5A9A7A8A10A13A11A12A16A14A15A19A17A18A20時 間成 幀 器 1 6 位 數(shù) 據(jù)成 幀 器 時 鐘07070781 57 0 7 0最 高 位圖 24 OC192 成幀器適配到數(shù)據(jù)通道 VSR 幀同步 在數(shù)字通信系統(tǒng)中，同步具有相當(dāng)重要的地位，系統(tǒng)能否有效、可靠地工作，在很大程度上取決于是否有良好的同步系統(tǒng)。幀同步可采用同步碼組插入 /檢測、彈性緩沖器的方法來實現(xiàn)。 在多路復(fù)用技術(shù)中，幀同步的作用是使在接收端的時隙脈沖排列規(guī)律和接 收 到的數(shù)據(jù) 流中的時序排列規(guī)律一致，以保證正確無誤地進行分路。 而可編程器件的廣泛應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計 帶來了極大的靈活性 。當(dāng)今高速發(fā)展的 FPGA/CPLD 兼有串、并行工作方式和高速、高可靠性的特點，并可以結(jié)合具有強大的行為描述能力和豐富的仿真語句的VHDL 語言進行描述，使其在電子系統(tǒng)設(shè)計中得到廣泛的應(yīng)用。 由于傳輸媒體的并行特性，每個數(shù)據(jù)通道到達接收端時可能會有不同的傳輸時延， 為在接收端進行 12 個通道的幀同步和數(shù)據(jù)對齊，需要插入幀定界符。 表 21 幀定界符中的 8B/10B 碼字 碼字名稱 16 進制值 RD+ RD abcdei fghj abcdei fghj BC 001111 1010 110000 0101 （ ） 23 110001 1001 110001 1001 （ ） 23 101010 0101 101010 0101 3 算法原理 引言 發(fā)送方向集成電路用于將 QC192 成幀器的輸出數(shù)據(jù)進行通道映射與重組，轉(zhuǎn)換成適合于并行傳輸?shù)臄?shù)據(jù)流。本章詳細討論了轉(zhuǎn)換集成電路發(fā)送方向上 OC192 幀同步模塊、延時存儲和檢錯，并對部分模塊的電路結(jié) 構(gòu)和設(shè)計參數(shù)選擇進行了討論和優(yōu)化。此時， SDH 幀首比特不能保證出現(xiàn)在16 比特數(shù)據(jù)的最高位 （ MSB） ，而是隨機等概率的出現(xiàn)在 16 比特中的任意一位。這就要求發(fā)送方向 FPGA 中必須包含一個幀同步電路功能模塊，它能夠搜索數(shù)據(jù)流中 SDH 幀同步字符，使幀的首比特出現(xiàn)在 160 比特數(shù)據(jù)的最高位，使數(shù)據(jù)對 齊， 并給出幀同步信號，指示幀頭的位置。接下來搜索 SDH 幀同步字符的位置。隨后的 1598 編碼器鎖存該位置信號并輸出 8 位二進制編碼的位置指示信號給通道選擇器。 該方案理論上對高、低速率均適用。此種選擇器不僅電路規(guī)模較大，而且延 時 太大，其延時和電路規(guī)模隨控制碼最大值的增加而增大。 表 31 319： 160 選擇器功能表 輸入數(shù)據(jù) DATA_IN 控制碼 輸出數(shù)據(jù) DATA_OUT D_IN[318:0] 0 D_OUT= D_IN[159:0] 1 D_OUT= D_IN[160:1] 2 D_OUT= D_IN[161:2] … D_OUT= D_IN[318:0] 159 D_OUT= D_IN[318:159] （ 2）基于字節(jié)比較的幀對齊方案 先利用 AlA2（ A1 為 111101 A2 為 00101000） 的 7 種不同位置將 160 位的數(shù)據(jù)按字節(jié)的邊界對齊，然后再利用 AlA2 的交界來判定幀頭的正確位置。雖然，一幀中的首比特可能出現(xiàn)在 160 位數(shù)據(jù)的任意一位，但隨后 8 個周期數(shù)據(jù) （ 全是有可能沒對齊的 A1） 的任意 8 位一定是11110110， 11101101， 11011011......01111011 等 7 種排列中的一種。接下來再對160 位字節(jié)對齊的數(shù)據(jù)進行處理，判斷每個字節(jié)的數(shù)據(jù)是 A1 還是 A2。這樣可以利用比較得到的 A1A2 交界的位置和幀對齊情況下 AlA2 交界的位置的對比來控制 312:160 選擇器 （ 控制碼值域 ： 019） ，從而得到正確的重排 數(shù)據(jù)。當(dāng)比較器發(fā)現(xiàn)某一種通道選擇正好是 A1 對齊的情況時就鎖住通道選擇的計數(shù)器。 （ 3）基于二分查找的幀對齊方案 改進的字節(jié)對齊方法雖然已經(jīng)能夠適應(yīng)大部分的應(yīng)用需要，但是仍有改進的余地。該方法的核心思想是，將輸入的數(shù)據(jù)流看成是一個待查找的數(shù)組，而幀定位符 就是待查找的數(shù)據(jù)。這樣，每次對齊只需經(jīng)過一個二選一的選擇器，系統(tǒng)由以 2 為底的 N 的對數(shù)級選擇器構(gòu)成，雖然總的級數(shù)增加了，但電路結(jié)構(gòu)卻變得簡單了。由于在 OC192 幀結(jié)構(gòu)中，有 192 個連續(xù)的 A1 和 A2，所以在 160 位的數(shù)據(jù)位寬下應(yīng)該至少有持續(xù) 8 個周期是同樣的數(shù)據(jù)，這樣 前一個周期的值和后一個周期的值異或的結(jié)果必定是全 0；而一旦有 A2 出現(xiàn)的周期到來，異或的結(jié)果就不是全 0，其中第一個 1 的位置就代表了 A1A2的交界。 （ 不考慮誤碼的影響 ） 。 00…… 00_ 11011110_ 11011110…… ，其中第一個 1 的位置就代表了 A1 和 A2 的 交界。該電路由三部分組成 （ 見圖 32） 。 異 或 定 位 模 塊 選 擇 器二 分 查 找 模 塊D _ I N [ 1 5 9 : 0 ] D _ O U T [ 1 5 9 : 0 ]D O N EC L K 圖 32 二分查找?guī)侥K組成 異或定位模塊由一個和數(shù)據(jù)位寬相等的并行異或門，一個判斷是否為 0 的比較器以及一個計數(shù)器等組成，見圖 33。時計數(shù)器開始計數(shù)。 S E TC L RDS E TC L RD或陣列異計 數(shù) 器比 較 器 = 0 ？C l k1 6 0 1 6 0 1 6 01 6 0D _ O U TD _ I N 圖 33 異或定位模塊 二分查找模塊查找 A1A2 交界處的位置，并輸出指示其位置信息的二進制編碼。第一步判斷鎖存的異或結(jié)果中間 79 和 80位是否全 0， 如果不是，表示要找的 AlA2 交界處在 15880 位間，否則就在 780 位間，因此第一級 MUX 根據(jù)比較結(jié)果選擇 79 位作為下一級的數(shù)據(jù)，同時產(chǎn)生通道選擇的第一位信號。 S E TC L RD[ 1 5 8 : 8 0 ][ 7 9 : 0 ][ 8 0 ][ 7 9 ]1 5 9控 制 0S E TC L RD[ 7 8 : 4 0 ][ 3 8 : 0 ][ 4 0 ]控 制