【正文】 ............................... 16 AD0809 的 VHDL 語(yǔ)言說明 ................................................................... 17 分頻模塊 .......................................................................................................... 19 顯示模塊 .......................................................................................................... 19 程序及仿真 ....................................................................................................... 20 程序 ........................................................................................................ 20 仿真及原理圖 .......................................................................................... 27 本章小結(jié) .......................................................................................................... 28 總結(jié) ............................................................................................................................... 29 致謝 ............................................................................................................................... 30 參考文獻(xiàn) ................................................................................................................. 31 南京林業(yè)大學(xué) 學(xué)士學(xué)位 論文 1 第一章：緒論 研究目的及意義： 從小型電子系統(tǒng)到大規(guī)模電路系統(tǒng)設(shè)計(jì)中，狀態(tài)機(jī)是最典型、應(yīng)用最廣泛的時(shí)序電路模塊 ,如何設(shè)計(jì)一個(gè)穩(wěn)定可靠的狀態(tài)機(jī)是我們必須面對(duì)的問題 . 傳統(tǒng)的狀態(tài)機(jī)設(shè)計(jì)方法復(fù)雜，首先要進(jìn)行繁瑣的狀態(tài)化簡(jiǎn)，狀態(tài)分配，狀態(tài)編碼，然后求輸出與激勵(lì)函數(shù)，最后畫時(shí)序圖或波形圖。且由于狀態(tài)機(jī)能構(gòu)成性能良好的同步時(shí)序邏輯模塊，能夠做到結(jié)構(gòu)相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定。通過 VHDL 語(yǔ)言的描述，不僅僅便于閱讀，理解，維護(hù)，更重要的是利于綜合器優(yōu)化代碼 ,利于用戶添加合適的時(shí)序約束條件 ,利于布局布線器實(shí)現(xiàn)設(shè)計(jì)。而最具代表性的是美國(guó)國(guó)防部開發(fā) 的 VHDL 語(yǔ)言。故國(guó)內(nèi)外電路方向的同行都把狀態(tài)機(jī)作為電路設(shè)計(jì)的核心，目前有很多出色的VHLD/FPGA 程序的狀態(tài)機(jī)描述。再如加州技術(shù)大學(xué)的電腦科學(xué)博士后 Eric Klavic 研究的狀態(tài)機(jī)在機(jī)器人中的應(yīng)用 ，這種即時(shí)環(huán)境能夠管理機(jī)器人在現(xiàn)實(shí)世界中獲取感知和做出行動(dòng)所要執(zhí)行的多重任務(wù)，也能作為 API 共編程人員方便的進(jìn)行編碼和整合新的行為及它其組件。 研究?jī)?nèi)容： 熟悉數(shù)字電路與系統(tǒng)的 EDA 的設(shè)計(jì)流程，深入學(xué)習(xí) VHDL 語(yǔ)句的硬件含義，理解狀態(tài)機(jī)在電路中的關(guān)鍵作用。 南京林業(yè)大學(xué) 學(xué)士學(xué)位 論文 3 第 二 章： EDA 技術(shù)及其開發(fā)工具簡(jiǎn)介 EDA 技術(shù)簡(jiǎn)介 隨著電子電路的復(fù)雜化，設(shè)計(jì)人員將硬件的設(shè)計(jì)交給計(jì)算機(jī)去完成，于是電子設(shè)計(jì)自動(dòng)化技術(shù)產(chǎn)生了。 對(duì)于 EDA 技術(shù)，可以理解于以大規(guī)?？删幊唐骷檩d體，以硬件描述語(yǔ)言（ HDL,Hardware Description Language）為系統(tǒng)邏輯描述的主要方式，借助計(jì)算機(jī)和可編程邏輯器件的軟，硬開發(fā)系統(tǒng)等工具，通過相關(guān)的軟件開發(fā) ，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯簡(jiǎn)化，邏輯分割，邏輯總合計(jì)優(yōu)化，邏輯布局布線，邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配編譯，邏輯映射，編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?ASICA 的一門技術(shù) [2]。而從廣義上來(lái)看， EDA 研究的對(duì)象是電子設(shè)計(jì)的全過程，從某一角度看，電子設(shè)計(jì)可分為三個(gè)層次：即系統(tǒng)級(jí)，電路級(jí)和物理實(shí)現(xiàn)級(jí)。 Quartus ii 是 Altera 公司在 21 世紀(jì)初推出的 CPLD/FPGA 集成開發(fā)環(huán)境，它是該公司前一代 CPLD/FPGA 集成開發(fā)環(huán)境 MAX+PLUS II 的更新?lián)Q代產(chǎn)品 [3]。 該程序?qū)崿F(xiàn)的是與門，或門，非門，與非門，異或門，同或門。 f1 表示與門。并 且通過舉一個(gè)簡(jiǎn)單的例子了解怎樣 去 設(shè)計(jì) FPGA 電路。利用 VHDL 進(jìn)行分塊單 元電路設(shè)計(jì)和整個(gè)系統(tǒng)設(shè)計(jì)，并結(jié)合一些先進(jìn)的 EDA工具軟件（如 Quartus II），通過計(jì)算機(jī)下載到硬件芯片上，實(shí)現(xiàn)電路功能，可以節(jié)省大量的設(shè)計(jì)周期。 VHDL 語(yǔ)言設(shè)計(jì)例子 以上章的 基本門電路 為例，用 VHDL 語(yǔ)言描述的程序代碼如下： Library ieee； Use 庫(kù)說明 Entity fadder is Port(a,b,ci:IN Std_ogic。 END Fadder。 f:OUT Std_ogic)。 Compo hadder 元件例化語(yǔ)句 Port(a,b:In Std_ogic。 End ponent。 Begin U0:hadder Port MAP(a,b,temps,tempco1)。 U2:or2gate Port map(ci,tempco2,co)。 從該程序可以看出，一個(gè)完整的 VHDL 從描述層次上可以包括庫(kù)說明，實(shí)體說明，結(jié)構(gòu)體說明三個(gè)部分 [5]。 準(zhǔn)確、熟練掌握基本的數(shù)據(jù)定義，對(duì) 于 初學(xué)者是非常必要的 。通過這些內(nèi)容，對(duì) FPGA 設(shè)計(jì)的硬件描述語(yǔ)言 VHDL 有了大致了解‘ 南京林業(yè)大學(xué) 學(xué)士學(xué)位 論文 9 第 四 章： FPGA 基礎(chǔ) CPLD 分類 復(fù)雜的可編程邏輯器件 CPLD（ Complex Programmable Logic Device） 是由 PAL 或 GAL發(fā)展而來(lái)的，基本上是擴(kuò)充原始的可編程邏輯器件，它通常是由可編程邏輯的功能塊圍繞一個(gè)位于中心和延時(shí)固定的可編程互聯(lián)矩陣構(gòu)成。從目前的趨勢(shì)來(lái)看， CPLD 又延伸出二大分支：即可擦除可編程的邏輯器件 EPLD（ Erasable programmable logic device）和 現(xiàn)場(chǎng)可編程門陣列器件 FPGA(Field programmable gate qrrery)[6]. 總的來(lái)說， CPLD 與 FPGA 的定義有所不同，根據(jù)結(jié)構(gòu)特點(diǎn)和工作原理，CPLD 與 FPGA 的分類方法是：以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD,以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 FPGA. FPGA 簡(jiǎn)介 FPGA 是由掩膜可編程門陣列和可編程邏輯器件演變而來(lái)的，將它們的特性結(jié)合在一起，使得 FPGA 具有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。細(xì)粒度邏輯塊是與半定制門陣列的基本單元相同，它由可以用可編程互連來(lái)連接的少數(shù)晶體管組成，規(guī)模都較小，主要優(yōu)點(diǎn)是可用的功能塊可以完全被利用；缺點(diǎn)是采用它通常需要大量的連線和可編程開光，使相對(duì)速度變慢。通過比較很容易得出 FPGA 設(shè)計(jì)比其它設(shè)計(jì)更有優(yōu)勢(shì)的結(jié)論。 南京林業(yè)大學(xué) 學(xué)士學(xué)位 論文 12 第 四 章：有限狀態(tài)機(jī)的基本概念 有限狀態(tài)機(jī)設(shè)計(jì)硬 件的優(yōu)勢(shì) 當(dāng)前以硬件描述語(yǔ)言為工具，邏輯器件為載體的系統(tǒng)設(shè)計(jì)越來(lái)越廣泛。 有限狀態(tài)機(jī)是一種時(shí)序邏輯電路，常用于數(shù)字電路中的控制單元。只要遵循這二條對(duì)應(yīng)關(guān)系，就很容易利用有限狀態(tài)機(jī)來(lái)描述數(shù)字電路系統(tǒng)中的控制單元了。其輸出不僅與當(dāng)前狀態(tài)有關(guān)，而且與所有的輸入信號(hào)有關(guān)時(shí)。 有限狀態(tài)機(jī)的設(shè)計(jì)的一個(gè)代碼例子 組合邏輯進(jìn)程中有關(guān)狀態(tài)機(jī)的代碼： PROCESS (input, current_state) BEGIN CASE current_state IS WHEN state is IF(input=......) THEN Output =value。 ELSE....... END IF。 Next_state=state2； ELSE ...... END IF。 Next_state=state3。 ....... END CASE。同樣可以看出，它