【正文】 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及附件）？□ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格三、論文（設(shè)計(jì)）水平論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問題的指導(dǎo)意義□ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格論文的觀念是否有新意？設(shè)計(jì)是否有創(chuàng)意？□ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格論文（設(shè)計(jì)說明書）所體現(xiàn)的整體水平□ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格評(píng)定成績(jī)：□ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格（在所選等級(jí)前的□內(nèi)畫“√”）教研室主任（或答辯小組組長(zhǎng)）： （簽名）年 月 日教學(xué)系意見：系主任： （簽名）年 月 日摘 要隨著網(wǎng)絡(luò)的普及和發(fā)展，對(duì)數(shù)據(jù)的傳輸標(biāo)準(zhǔn)也在隨之不斷的提高。作 者 簽 名：　　 　 　　日　 期：　　 　 　　 指導(dǎo)教師簽名：　　 　 　　 日　　期：　　 　 　　 使用授權(quán)說明本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。作者簽名：　　 　 　　 日　 期：　　 　 　　 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。這就在數(shù)據(jù)的控制問題上提出了更大的要求。s development Quartus II action pile and emulate platform, have pleted the hardware language of framer synchronization describe, so have reached the delimiter seeking purpose in data structure. Through the emulation test and the theoretical analysis for export waveform, proof program work is normal , has effective method , can satisfy relative standard and use to ask , and has embodied the voluntarily optimize function in the process.Key words: framer Delimitation；the framer’s synchronization code；FPGA；VSR目 錄1 緒論 1 SDH與幀同步概述 1 FPGA現(xiàn)狀與發(fā)展 2 論文內(nèi)容介紹 32 幀同步 4 引言 4 幀數(shù)據(jù)結(jié)構(gòu) 4 5 發(fā)送方向的數(shù)據(jù)傳送 5 接收方向的數(shù)據(jù)傳送 5 OC192幀至數(shù)據(jù)通道映射 5 VSR幀同步 63 算法原理 8 引言 8 OC192幀同步模塊功能描述 8 幀對(duì)齊方案 8 常見幀對(duì)齊方案概要 8 幀對(duì)齊電路結(jié)構(gòu)性能分析 12 OC192幀同步模塊總體電路結(jié)構(gòu) 124 設(shè)計(jì)與實(shí)現(xiàn) 13 13 FPGA概述 13 Verilog HDL語言簡(jiǎn)介 13 Quartus II仿真環(huán)境簡(jiǎn)介 14 幀同步算法的設(shè)計(jì) 16 模塊設(shè)計(jì) 17 設(shè)計(jì)仿真 235 結(jié)論 266 參考文獻(xiàn) 277 附錄 28 基于Verilog HDL語言的實(shí)體整體描述 28 二分查找法原理仿真圖 348 致謝 35英文資料及中文翻譯1 緒論 SDH與幀同步概述 1986年CCITT（現(xiàn)在的ITUT）以美國(guó)的同步光網(wǎng)絡(luò)（SONET）為基礎(chǔ)開始制定SDH標(biāo)準(zhǔn)。隨著Internet和SDH/SONET的不斷發(fā)展，使得越來越多的采用光互聯(lián)的電信設(shè)備放置于同一大樓甚至同一機(jī)房?jī)?nèi)，在這些短距離光互聯(lián)采用標(biāo)準(zhǔn)SDH/SONET接口器件成本較高，局域網(wǎng)內(nèi)短距離采用甚短距離光互聯(lián)系統(tǒng)（VSR）將大大降低成本。因此，在接收這些數(shù)字流時(shí)，必須知道這些“字”、“句”的起止時(shí)刻，在接收端產(chǎn)生與“字”、“句”起止時(shí)刻相一致的定時(shí)脈沖序列，稱為“字”同步和“句”同步，統(tǒng)稱為幀同步或群同步。在國(guó)外，F(xiàn)PGA的技術(shù)發(fā)展與應(yīng)用已達(dá)到相當(dāng)高的程度；在國(guó)內(nèi)，F(xiàn)PGA技術(shù)發(fā)展十分迅速，然而與國(guó)外相比還存存較大的差距。 論文內(nèi)容介紹第一章 引言部分：從課題背景出發(fā)，介紹幀同步技術(shù)的發(fā)展趨勢(shì)及總體研究過程和規(guī)劃；第二章 介紹幀結(jié)構(gòu)以及實(shí)際應(yīng)用當(dāng)中的數(shù)據(jù)傳輸方案以及與幀的關(guān)系。數(shù)字復(fù)接把低速數(shù)字信號(hào)合并為高速信號(hào)；相反，在接收端，要用分接器把發(fā)送端數(shù)字信號(hào)分解為原來的支路數(shù)字信號(hào)。轉(zhuǎn)換集成電路使用一個(gè)算法找出幀定界符，10個(gè)數(shù)據(jù)通道的幀定界符被A1字節(jié)覆蓋，恢復(fù)成原來的OC192幀。幀同步必須以頻率同步為前提, 只有在頻率取得同步的情況下才能實(shí)現(xiàn)幀同步。通道110的前三個(gè)A1字節(jié)和檢錯(cuò)、糾錯(cuò)通道相應(yīng)位置的數(shù)據(jù)應(yīng)該用二個(gè)8B10B特殊碼字覆蓋（表21），通道16和通道712幀定界符不一樣，使接收端可以識(shí)別通道順序，（通道I6）（通道712）覆蓋。 幀對(duì)齊方案 常見幀對(duì)齊方案概要（1）由簡(jiǎn)單并行幀對(duì)齊電路構(gòu)成的幀對(duì)齊方案對(duì)于OC192速率等級(jí)，首先經(jīng)串并轉(zhuǎn)換將串行數(shù)據(jù)擴(kuò)展為160位并行數(shù)據(jù)，然后采用159位寬數(shù)據(jù)寄存器寄存上一周期的數(shù)據(jù)，并和當(dāng)前周期的160位數(shù)據(jù)同時(shí)輸出，得到一個(gè)319位寬的數(shù)據(jù)，這樣每一時(shí)鐘周期都有近一半的數(shù)據(jù)是和上一周期相重復(fù)的。經(jīng)仿真延時(shí)超過一個(gè)時(shí)鐘周期（指10GHz1/60=），不能滿足電路實(shí)現(xiàn)需要。對(duì)這一方法的簡(jiǎn)單改進(jìn)是在字節(jié)對(duì)齊的模塊中，將167:160數(shù)據(jù)選擇器用一個(gè)3位的計(jì)數(shù)器來控制，每次選擇某一通道輸出，而將A1的比較器放在數(shù)據(jù)選擇器后面。 二分查找法是建立在己排序的數(shù)組基礎(chǔ)上，故形成排序的數(shù)組是該電路的一個(gè)關(guān)鍵部分，排序的數(shù)組采用一個(gè)簡(jiǎn)單的并行異或結(jié)構(gòu)來實(shí)現(xiàn)。異或定位模塊用來產(chǎn)生幀定位的數(shù)據(jù)；二分查找模塊找到并指示AlA2交界處在160位數(shù)據(jù)中的位置：選擇器模塊選出幀對(duì)齊的數(shù)據(jù)。依此類推，最后6位控制信號(hào)全部產(chǎn)生。FPGA的基本特點(diǎn)主要有： （1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。這種基于EDA技術(shù)的芯片正在成為電子系統(tǒng)設(shè)計(jì)的主流。數(shù)字電路系統(tǒng)的設(shè)計(jì)者利用這種語言可以從上層到下層（從抽象到具體），逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極為復(fù)雜的數(shù)字系統(tǒng)。十幾年前，當(dāng)時(shí)所做的復(fù)雜數(shù)字邏輯電路及系統(tǒng)的設(shè)計(jì)規(guī)模比較小也比較簡(jiǎn)單，其中所用到的FPGA或ASIC設(shè)計(jì)工作往往只能采用廠家提供的專用電路圖輸入工具來進(jìn)行。 圖41原理圖輸入法圖 圖42 自頂而下（TopDown）的設(shè)計(jì)方法在本篇設(shè)計(jì)中，主要利用Altera公司的Quartus II軟件進(jìn)行程序的設(shè)計(jì)及仿真，Quartus II是Altera公司推出的一款CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成的、且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，其優(yōu)點(diǎn)體現(xiàn)在如下幾個(gè)方面：（1）在程序設(shè)計(jì)方面可利用原理圖、結(jié)構(gòu)框圖以及多種語言完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；支持芯片（電路）平面布局連線編輯，使用機(jī)極其方便。通過一步步的論證與分析，我們發(fā)現(xiàn)在對(duì)高速率的數(shù)據(jù)流進(jìn)行控制時(shí)，準(zhǔn)確率與即時(shí)的運(yùn)行速度是兩大重要指標(biāo)。output[79:0]y3,y4。endmodule圖45 分段模塊的模塊化示意圖圖46 分段模塊原理結(jié)構(gòu)圖在上述程序中，實(shí)體max11的輸入量a則作為整體運(yùn)算流程的輸入量輸入到程序之中。output[79:0] y7。input[79:0] a。由此，我們?cè)诘谖寮?jí)后追加了一級(jí)專門為奇數(shù)位位長(zhǎng)的數(shù)據(jù)設(shè)計(jì)的查找模塊。表41 控制字返回值與輸入碼的對(duì)應(yīng)標(biāo)準(zhǔn)第六級(jí)輸入碼字（五位）控制字返回值1 X X X X0X 1 X X X1X X 1 X X2X X X 1 X3X X X X 14注：上表中“X”表示任意值。b00010: y = 3。b00111: y = 2。b01110: y = 1。b10111: y = 0。b11110: y = 0。從而進(jìn)行對(duì)下一幀數(shù)據(jù)的查找。在仿真環(huán)境下，它可以直觀的反映出A1A2幀頭的位置。使其在試驗(yàn)仿真階段可以在運(yùn)行上實(shí)現(xiàn)與整體程序保持同步。正是由于這樣的串行結(jié)構(gòu)，造成了在計(jì)算過程中的初始階段輸出控制判斷信號(hào)結(jié)果的誤差，隨之轉(zhuǎn)入正常。5 結(jié)論本設(shè)計(jì)及波形仿真均選用Altera公司的QuartusII ，并采用Verilog HDL編程語言。 同時(shí)，在設(shè)計(jì)中也存在著許多不足，仍有許多地方需要改進(jìn)，如：，為追求更高的計(jì)算速率則要嚴(yán)格控制其寬度。assign y3=(!a[79])*(!a[80])+(!a[79])*(a[80])。reg [79:0] y4,b。wire y15。l2 (b,c,clk)。output[79:0] b。always (y1 or y2 or y3)beginif(y3==1)y4=y1。wire y7。endalways ( posedge clk )beginif(clk)c=y8。assign y9=c[39:20]。input[19:0] d。assign y15=(~d[9])amp。output[4:0] f。always (y17 or y18 or y19)beginif(y19==1)y20=y17。always ( posedge clk )begin case (f) 539。 539。 539。 539。 539。endcaseendendmodule 二分查找法原理仿真圖 8 致謝在高枝蟬噪的盛夏里的一天，我寫下了論文的最后一個(gè)字，一摞厚厚的論文資料終于劃上了休止符。謹(jǐn)向李老師致以崇高的敬意和衷心的感謝！
感謝自動(dòng)化系和天津工程師范學(xué)院四年來對(duì)我的大力栽培和教導(dǎo)，您們豐富的授課內(nèi)容拓寬了我的視野，使我打下了穩(wěn)固的自動(dòng)化知識(shí)的基礎(chǔ)，讓我能更順利的完成這篇文章；感謝我的同學(xué)們，你們不僅讓我感受到友情的力量，也讓我感覺到了生活的愉悅，通過課堂討論學(xué)到的思維方式將使我受益終生，感謝他們長(zhǎng)期以來在生活和學(xué)習(xí)上對(duì)我的關(guān)心和幫助。論文密級(jí)：□公開 □保密（___年__月至__年__月）(保密的學(xué)位論文在解密后應(yīng)遵守此協(xié)議)作者簽名：_______ 導(dǎo)師簽名：______________年_____月_____日 _______年_____月_____日獨(dú) 創(chuàng) 聲 明本人鄭重聲明：所呈交的畢業(yè)設(shè)計(jì)(論文)，是本人在指導(dǎo)老師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果，成果不存在知識(shí)產(chǎn)權(quán)爭(zhēng)議。（保密論文在解密后遵守此規(guī)定）首先，我要特別感謝我的知道郭謙功老師對(duì)我的悉心指導(dǎo)，在我的論文書寫及設(shè)計(jì)過程中給了我大量的幫助和指導(dǎo)，為我理清了設(shè)計(jì)思路和操作方法，并對(duì)我所做的課題提出了有效的改進(jìn)方案。從這里走出，對(duì)我的人生來說，將是踏上一個(gè)新的征程，要把所學(xué)的知識(shí)應(yīng)用到實(shí)際工作中去。老師們認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我收益匪淺。最后，我要特別感謝我的導(dǎo)師趙達(dá)睿老師、和研究生助教熊偉麗老師。最后，我要感謝我的父母對(duì)我的關(guān)系和理解，如果沒有他們?cè)谖业膶W(xué)習(xí)生涯中的無私奉獻(xiàn)和默默支持，我將無法順利完成今天的學(xué)業(yè)。這期間凝聚了很多人的心血，在此我表示由衷的感謝。畢業(yè)設(shè)計(jì)（論文）使用授權(quán)聲明本人完全了解濱州學(xué)院關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定。本人完全意識(shí)到本聲明的法律結(jié)果由本人承擔(dān)。
在這里首先要感謝我的導(dǎo)師李韶遠(yuǎn)老師，您知識(shí)淵博、治學(xué)認(rèn)真而嚴(yán)謹(jǐn)，感謝您從開始一路指導(dǎo)至本文的完成，從論文題目的選定到論文寫作的指導(dǎo)，初稿的審閱修改，李老師都傾注了很多心血，提出了很多有益意見。 539。 539。 539。 539。 539。output [3:0]y。assign y19=(~e[4])amp。input[9:0] e。assign y13=d[19:10]。endalways ( posedge clk )beginif(clk)d=y12。wire y11。always (y5 or y6 or y7)beginif(y7==1)y8=y5。output[39:0] c。assign y3=(~a[79])amp。input[159:0] a。reg [3:0]y。reg [19:0]y12,d。