【正文】 ..................................................... 8 語言的特點 ............................................... 8 語言的優(yōu)點 ..................................................... 8 VHDL 語言的基本結(jié)構(gòu) ............................................... 9 語言的應(yīng)用 .................................................... 10 4 系統(tǒng)設(shè)計方案的研究 .................................................. 11 系統(tǒng)功能需求分析 .................................................. 11 系統(tǒng)實現(xiàn)方案的論證比較 ............................................ 11 系統(tǒng)方案的總體設(shè)計 ................................................ 11 系統(tǒng)原理框圖 .................................................... 11 總體設(shè)計原理 .................................................... 12 5 系統(tǒng)硬件設(shè)計 ........................................................ 13 系統(tǒng)的硬件模塊實現(xiàn) ................................................ 13 基于 FPGA 的設(shè)計 ................................................... 13 主控芯片 EPF10K10LC844 的介紹 ................................... 13 邏輯功能結(jié)構(gòu)及開發(fā) .......................................... 14 鍵盤控制電路結(jié)構(gòu)與原理 ............................................ 14 顯示器結(jié)構(gòu)與原理 ............................................... 15 報警電路 .......................................................... 17 6 系統(tǒng)的軟件設(shè)計 ...................................................... 18 系統(tǒng)主控制流程框圖 ................................................ 18 鍵盤掃描程序框圖 .................................................. 19 獲取鍵值程序框圖 .................................................. 20 解碼、報警模塊 .................................................... 21 7 系統(tǒng)的原理實現(xiàn) ...................................................... 22 系統(tǒng)的層次化設(shè)計 .................................................. 22 頂層圖形設(shè)計 ...................................................... 22 系統(tǒng)仿真演示結(jié)果 .................................................. 23 IV 總結(jié)與展望 ........................................................... 24 致謝 ................................................................. 25 參考文獻(xiàn) ............................................................. 26 附錄 ................................................................. 28 1 1 緒言 系統(tǒng)以利用可編程器件實現(xiàn)電子密碼鎖的設(shè)計為研究背景、現(xiàn)狀以及發(fā)展方向，明確指出了電子密碼鎖面臨的問題和所解決的方法。 I 摘要 基于 FPGA設(shè)計的電子密碼鎖是一個小型的數(shù)字系統(tǒng)，與普通機(jī)械鎖相比 , 具有許多獨特的優(yōu)點 : 保密性好 , 防盜性強(qiáng) , 可以不用鑰匙 , 記住密碼即可開鎖等。 課題背景 基于 FPGA的電子密碼鎖是新型現(xiàn)代化安全管理系統(tǒng)，它集微機(jī)自動識別技術(shù)和現(xiàn)代安全管理措施為一體，它涉及電子，機(jī)械，計算機(jī)技術(shù)，通訊技術(shù)，生物技術(shù)等諸多新技術(shù)。 基于 FPGA 的電子密碼鎖已經(jīng)是現(xiàn)代生活中經(jīng)常用到的工具之一，用于各類保險柜、房門、防盜門等等?；?FPGA 的電子密碼鎖具有保密強(qiáng)、靈活性高、適用范圍 廣等特點，它在鍵盤上輸入，與打電話差不多，因而易于掌握，其突出優(yōu)點是 “ 密碼 ” 是記在被授權(quán)人腦子 2 里的數(shù)字和字符，既準(zhǔn)確又可靠，不會丟失（除了忘記），難以被竊（除非自己泄露）。在安防工程中，鎖具產(chǎn)品是關(guān)系到整個系統(tǒng)安全性的重要設(shè)備，所以鎖具產(chǎn)品的優(yōu)劣也關(guān)系了整個安防工程的質(zhì)量和驗收。本設(shè)計是由 FPGA 可編程邏輯器件編程實現(xiàn)的控制電路，具體有按鍵指示、輸入錯誤提示、 密碼有效指示、控制開鎖、控制報警等功能。另一方面，可編程邏輯器件（ PLD）是能夠為客戶提供范圍廣泛的多種邏輯容量、特性、速度和電壓參數(shù)的標(biāo)準(zhǔn)成品部件 —— 而且此類器件可在任何時間改變，從而完成許多種不同的功能 [8]。原型中使用的 PLD器件與正式生產(chǎn)最終設(shè)備（ 如網(wǎng)絡(luò)路由器、 DSL調(diào)制解調(diào)器、 DVD播放器、或汽車導(dǎo)航系統(tǒng)）時所使用的 PLD完全相同。 FPGA 的基本特點主要有： 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 FPGA 的應(yīng)用特點 隨著電子技術(shù)的飛速發(fā)展 , 基于 FPGA的設(shè)計向高集成度高速度和低價位方向不斷邁進(jìn) 其應(yīng)用領(lǐng)域不斷擴(kuò)大這主要是由于 FPGA以下技術(shù)特點的不 斷發(fā)展 [11]。它們與MCU MPU DSP A/D D/A RAM 和 ROM 等獨立器件間的物理與功能界限已日趨模糊 特別是軟 /硬 IP 芯核 Intelligence Property 產(chǎn)業(yè)的迅猛發(fā)展 嵌人式通用及標(biāo)準(zhǔn) FPGA 器件很快就會出現(xiàn)片上系統(tǒng) SOC 也已近在咫尺 CPLD/FPGA 以其不可替代的地位及伴隨而來的極具知識經(jīng)濟(jì)特征的 IP 芯核產(chǎn)業(yè)的崛起 正越來越受到電子技術(shù)工程師的密切關(guān)注 EDA 打破了軟硬件之間最后的屏障 使軟硬件工程師們有了真正的共同語言 使目前一切仍處于計算機(jī)輔助性設(shè)計 CAD 和規(guī)劃的電子設(shè)計活動產(chǎn)生了實在的設(shè)計實體 電子設(shè)計專家指出 基于 EDA 的 CPLD/FPGA 的應(yīng)用和技術(shù)推廣是我國未來電子設(shè)計技術(shù)發(fā)展的主流 而基于 EDA 的 IP 芯核產(chǎn)業(yè)的推動應(yīng)是我國在新世紀(jì)知識經(jīng)濟(jì)發(fā)展的重要切入點之一 [12]。 VHDL 的特點使得電子系統(tǒng)新的設(shè)計方法 —— “ 自頂向下 ” 設(shè)計方法更加容易實 現(xiàn) [14]。 （ 5）庫（ LIBRARY） 庫具體對程序包聲明的數(shù)據(jù)類型和子程序進(jìn)行功能說明。 VHDL 的應(yīng)用已成為當(dāng)今以及未來 EDA 解決方案的核心，而且是復(fù)雜數(shù)字系統(tǒng)設(shè)計的核心 [18]?；谏鲜霰容^以上兩種方案，根據(jù)系統(tǒng)設(shè)計要求，采用方案二。門開后可通過鎖門按鈕關(guān)門，門關(guān)上后要再次輸入密碼才能開門。在很多時候 ,為了提高設(shè)計效率、減少 LAB 的占用等 ,希望將設(shè)計配置到 EAB 中。這種方式是通過下載電纜對器件進(jìn)行配置的，適合于調(diào)試階段。然后，分成幾個小模塊進(jìn)行下一級設(shè)計。同理，獲取列值也是如此，先輸出 4列為高電平，然后在輸出 4 行為低電平，再讀入列值，如果其中有哪一位為低電平， 15 那么肯定對應(yīng)的那一列有按鍵按下。只要將一個 8 位并行輸出與顯示塊的發(fā)光二極管引腳相連即可。本設(shè)計采用的是自下而上的設(shè)計方法 , 逐層完成相應(yīng)的描述、編譯、仿真與驗證 , 即先建立一些低層次的設(shè)計 , 再將它們組合在一起 , 最后形成一個單一的頂層設(shè)計文件。如果綜合沒有錯誤的話就可以對芯片進(jìn)行配置了，配置完成后 FPGA 芯片就成了一片密碼鎖芯片。 （ 3）本系統(tǒng)結(jié)合了現(xiàn)在最有發(fā)展前景的 FPGA 設(shè)計的電子密碼鎖系統(tǒng)，安全可靠，科技含量高，易于擴(kuò)展。在論文完成之際，首先對我的指導(dǎo)老師廖宇老師以最誠摯的謝意，在我寫論文期間對我的引導(dǎo)和啟發(fā)。在這里，我還要特別感謝郭強(qiáng)同學(xué)，田陽普同學(xué)和梁棟同學(xué)在我設(shè)計制作 階段給予的極大幫助。北京：國防工業(yè)出版社， 2021. [15] （美） Stefan Sjoholm. 用 VHDL 設(shè)計電子線路 .邊計年，薛宏熙譯。 architecture behave of key is signal cout:std_logic。139。 then k=m。 end if。 clkout=cout。 end decode。 end if。led=00100000。led=00000010。 when 2 =code=01011011。 when 10 =code=01000000。 entity keyword is port(key:in integer range 0 to 11。 signal m:std_logic。； n=0。k7=0； elsif key=10 then n=0； if m=39。； end if； else w0=k0。k6=k5。word1=k1。對本文的研究做出貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。word7=k7； end one； 33 獨創(chuàng)性聲明 本人聲明所呈交的論文（設(shè)計）是我個人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作及取得的研究成果。k0=key； end if； end if； end process； door=m。w6=k6。n=0； alarm=39。k5=0。 then 32 m=39。 architecture one of keyword is signal w0,w1,w2,w3,w4,w5,w6,w7,k0,k1,k2,k3,k4,k5,k6,k7:integer range 0 to 12。 3 掃描程序 library ieee。 when 8 =code=01111111。 process(m) begin case m is when 0 =code=00111111。led=00000100。led=01000000。 then if n7 then n=n+1。 code:out std_logic_vector(7 downto 0)。 end process。 n=0。 else if lastk=keyin then 29 if lastk(m)=39。139。 clkout:out std_logic)。可編程 ASIC 設(shè)計及其應(yīng)用。 非常感謝本班的諸多兄弟姐妹，你們與我一起分擔(dān)四年的酸甜苦辣。在本人做畢業(yè)設(shè)計中，得到了我的導(dǎo)師廖宇的悉心指導(dǎo)和無私幫助。 本系統(tǒng)的特色與創(chuàng)新點 : (1)從測試結(jié)果分析可知，本裝置采用較低成本的器件設(shè)計制作，且誤差較小，完全滿足用戶的基本要求。 頂層圖形設(shè)計 本設(shè)計在 QuartusⅡ環(huán)境下的頂層圖形設(shè)計文件如圖 所示。初始密碼為 0，即上電后，按確認(rèn)鍵即可開門。 數(shù)碼管顯示塊中共有 8 個發(fā)光二極管，其中 7 個發(fā)光二極管構(gòu)成七筆字形 “ 8” ，1 個發(fā)光二極管構(gòu)成小數(shù)點。它的電路配置靈活，軟件結(jié)構(gòu)簡單，占用的 I/O 資源少。 FPGA 設(shè)計經(jīng)過 4 個基本階段：