【正文】 塊描述清楚就行，至于各個(gè)模塊描述的先后順序，常顯得較為自由。我思索了另一種方法，能夠把占空比控制到接近50 % ，使得脈沖之間的間隔也趨均勻。通過(guò)本課題的訓(xùn)練，本人對(duì)實(shí)際的數(shù)字系統(tǒng)構(gòu)成原理與方法，對(duì)現(xiàn)代EDA 技術(shù)的現(xiàn)場(chǎng)集成方法，有了明確的認(rèn)識(shí)和整體的提高。use 。 SET:in std_logic_vector(7 downto 0)。signal speed:std_logic_vector(15 downto 0)。process(RESET,CLK,count23,sclkout)beginif(RESET=39。139。end if。pulse_counter=(others=39。 elsepulse_counter=pulse_counter+39。)thenif(SET=00000000)then stop the step motorspeed=0000000000000000。139。039。end if。entity step_wave is port(CLK: in std_logic。signal Count16:std_logic_vector(15 downto 0)。)。end process。else Output16(15)=39。if(Count16(2 downto 0)=100)then Output16(13)=39。039。139。end if。else Output16(7)=39。if(Count16(10 downto 0)=10000000000)then Output16(5)=39。039。139。end if。else Output16(0)=39。039。6a*CZ7H$dq8KqqfHVZFedswSyXTyamp。qYpEh5pDx2zVkumamp。qYpEh5pDx2zVkumamp。qYpEh5pDx2zVkumamp。qYpEh5pDx2zVkumamp。gTXRm6X4NGpP$vSTTamp。qYpEh5pDx2zVkumamp。qYpEh5pDx2zVkumamp。gTXRm6X4NGpP$vSTTamp。gTXRm6X4NGpP$vSTTamp。gTXRm6X4NGpP$vSTTamp。gTXRm6X4NGpP$vSTTamp。gTXRm6X4NGpP$vSTTamp。gTXRm6X4NGpP$vSTTamp。qYpEh5pDx2zVkumamp。gTXRm6X4NGpP$vSTTamp。qYpEh5pDx2zVkumamp。qYpEh5pDx2zVkumamp。ksv*3tnGK8!z89AmYWpazadNuKNamp。ksv*3tnGK8!z89AmYWpazadNuKNamp。MuWFA5uxY7JnD6YWRrWwc^vR9CpbK!zn%Mz849Gx^Gjqv^$U*3tnGK8!z89AmYWpazadNuKNamp。MuWFA5ux^Gjqv^$UE9wEwZQcUE%amp。MuWFA5uxY7JnD6YWRrWwc^vR9CpbK!zn%Mz849Gx^Gjqv^$U*3tnGK8!z89AmYWpazadNuKNamp。MuWFA5ux^Gjqv^$UE9wEwZQcUE%amp。MuWFA5uxY7JnD6YWRrWwc^vR9CpbK!zn%Mz849Gx^Gjqv^$UE9wEwZQcUE%amp。MuWFA5ux^Gjqv^$UE9wEwZQcUE%amp。849Gx^Gjqv^$UE9wEwZQcUE%amp。MuWFA5ux^Gjqv^$UE9wEwZQcUE%amp。849Gx^Gjqv^$UE9wEwZQcUE%amp。ksv*3tnGK8!z89AmYWpazadNuKNamp。ksv*3tnGK8!z89AmYWpazadNuKNamp。849Gx^Gjqv^$UE9wEwZQcUE%amp。ksv*3tnGK8!z89AmYWpazadNuKNamp。ksv*3tnGK8!z89AmYWpazadNuKNamp。ksv*3tnGK8!z89AmYWpazadNuKNamp。ksv*3tnGK8!z89AmYWpazadNuKNamp。end step_wave_arch。039。if(Count16(15 downto 0)=1000000000000000)then Output16(0)=39。else Output16(2)=39。end if。139。039。if(Count16(8 downto 0)=100000000)then Output16(7)=39。else Output16(9)=39。end if。139。039。)then Output16(15)=39。 end if。)then Count16=(others=39。architecture step_wave_arch of step_wave issignal swave_out:std_logic。use 。elseskeyout=Speed。amp。skeyout=0000000000000000。process(RESET,SET,sclkout,skeyout,speedup)beginif(RESET=39。event)thenif(pulse_counter=max_plus)theniocontrol=39。)theniocontrol=39。elsesclkout=39。)。 define parameterspeedup=00000000000001000。signal skeyout:std_logic_vector(15 downto 0)。 CLKOUT: out std_logic。感謝文中引用過(guò)文獻(xiàn)的所有作者們，感謝那些曾經(jīng)關(guān)心支持本論文設(shè)計(jì)的老師和同學(xué)，感謝他們給予的寶貴意見(jiàn)。其次，用VHDL 進(jìn)行電路系統(tǒng)描述，采用FPGA 進(jìn)行實(shí)現(xiàn)，并應(yīng)用系統(tǒng)進(jìn)行功能仿真、時(shí)序仿真相結(jié)合。2 ．其它實(shí)現(xiàn)方案的構(gòu)想本研究課題的方法，雖然能實(shí)現(xiàn)連續(xù)可調(diào)的脈沖輸出速率的控制。所以，在編程時(shí)，應(yīng)該時(shí)刻記住自己是在描述電路，應(yīng)對(duì)要綜合的電路有個(gè)概念才能寫(xiě)出功能正確且能綜合實(shí)現(xiàn)的VHDL 程序。通過(guò)測(cè)試，結(jié)果顯示，實(shí)測(cè)值和理論值相吻合，證明了本課題設(shè)計(jì)是成功的。 swave _ out = key_tmp ( O ) or key_tmp ( l ) or key_tmp ( 2 ) or key_tmp ( 3 ) or key_tmp ( 4 ) or key_tmp ( 5 ) or key_tmp ( 6 ) or key_tmp ( 7 ) or key_tmp ( 8 ) or key_tmp ( 9 ) or key_tmp ( 10 ) or key_tmp ( 11 ) or key_tmp ( 12 ) or key_tmp ( 13 ) or key_tmp ( 14 ) or key_tmp ( 15 ) 。由前面的公式可知，最后，在指定的輸出脈沖個(gè)數(shù)下，對(duì)于這16 種頻率的脈沖，應(yīng)提取出需要的那幾種進(jìn)行疊加。 else Outputl6 ( 14 ) = 39。process ( Countl6 , Outputl6 ) begin if ( RESET = ‘ O ’ ) then Outputl6 = ( others = ‘ O ’ ) 。 。上面三個(gè)模塊的連接關(guān)系圖即step_wave .vhd 部分的結(jié)構(gòu)框圖如圖3 .9 所示。end process 。對(duì)于正的加速度，大于65535 的結(jié)果被強(qiáng)制為系統(tǒng)所能輸出的最大脈沖數(shù)65535 。當(dāng)輸出脈沖個(gè)數(shù)計(jì)數(shù)器pulse _ counter 沒(méi)有達(dá)到設(shè)定的總輸出脈沖個(gè)數(shù)max_plus 的時(shí)候，iocontrol 為‘ 1 39。 。 CLKOUT = count23 ( 6 ) 。 if ( count23 = “11111111111111111111111” ) then sclkout = ‘ l 39。然而，結(jié)合后續(xù)所需模塊，分析可知，由于需要可調(diào)的加速度，所以，系統(tǒng)每秒鐘都要根據(jù)加速度調(diào)整輸出脈沖的個(gè)數(shù)。所以，開(kāi)始的時(shí)候我直接用VHDL 描述一個(gè)7bit 的計(jì)數(shù)器。 系統(tǒng)電路框圖 VHDL 設(shè)計(jì)通過(guò)上面的設(shè)計(jì)討論，己經(jīng)弄清楚要用什么樣的邏輯電路來(lái)實(shí)現(xiàn)，剩下的任務(wù)就是用VHDL 語(yǔ)言將各個(gè)電路模塊描述出來(lái)，具體程序見(jiàn)附錄。 16位計(jì)數(shù)器的16種不會(huì)重疊的狀態(tài)有了16 種不同頻率而且互相不重疊的脈沖后，就可以提取16 種頻率的脈沖中所需要的幾種來(lái)進(jìn)行疊加，從而構(gòu)成所需的連續(xù)可調(diào)的輸出脈沖。Altera的CPLD和FPGA器件具有良好的性能、極高密度和非常大的靈活性，它通過(guò)集成化、多I/O容量及最快的速度，為用戶的各種需求提供了有效的解決方案，極大地滿足了對(duì)片上系統(tǒng)日益增長(zhǎng)的需求。只有對(duì)如何描述我們的設(shè)計(jì)有了一個(gè)最佳的認(rèn)識(shí)，才能更有效地編寫(xiě)設(shè)計(jì)代碼，然后再通過(guò)綜合，進(jìn)行所需要的邏輯實(shí)現(xiàn)。 今天，VHDL 己成為數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)標(biāo)準(zhǔn)。一個(gè)LE由一個(gè)四輸入的查找表和一個(gè)寄存器組成。器件的密度為576～4992個(gè)邏輯單元，可以滿足比較復(fù)雜的設(shè)計(jì)要求。具備ISR 功能的器件也可直接在目標(biāo)系統(tǒng)中或印制電路板上通過(guò)數(shù)據(jù)下載電纜配置和重新配置，無(wú)需專(zhuān)門(mén)的編程器。一是邏輯功能仿真，即對(duì)經(jīng)過(guò)合并處理的網(wǎng)表文件進(jìn)行邏輯功能的驗(yàn)證，這時(shí)不考慮布線及不同分區(qū)規(guī)劃而產(chǎn)生的時(shí)延對(duì)系統(tǒng)功能的影響，僅僅為了驗(yàn)證系統(tǒng)設(shè)計(jì)的功能；二是布局、布線后的LCA 系統(tǒng)仿真，此時(shí)要考慮不同的布線，分區(qū)規(guī)劃產(chǎn)生的各種時(shí)延對(duì)系統(tǒng)功能的影響，而且往往是考慮最壞的情況，即惡劣的溫度環(huán)境、電源供電等情況。對(duì)于利用現(xiàn)場(chǎng)集成技術(shù)來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)的單片化，其基本要素是：① 現(xiàn)場(chǎng)集成的目標(biāo)載體—現(xiàn)場(chǎng)可編程器件；② 現(xiàn)場(chǎng)集成的設(shè)計(jì)工具及IP 庫(kù)資源；③ 針對(duì)具體目標(biāo)器件的不同編程方式。當(dāng)前，由于復(fù)雜電路的單芯片集成技術(shù)日益完善，使得整個(gè)系統(tǒng)集成在一起成為可能。結(jié)合上述幾種傳統(tǒng)的方法進(jìn)行比較之后得出：我們可以采用可編程ASIC 來(lái)實(shí)現(xiàn)步進(jìn)電機(jī)的控制，其主要優(yōu)點(diǎn)在于：①根據(jù)具體的邏輯要求來(lái)設(shè)計(jì)ASIC 。這種方法的優(yōu)點(diǎn)是：用模擬電路可以比較容易地得到連續(xù)可調(diào)的脈沖信號(hào)。 脈沖速率與電機(jī)旋轉(zhuǎn)速度的關(guān)系如果步進(jìn)電機(jī)僅需能夠旋轉(zhuǎn)即可的場(chǎng)合，則只要脈沖產(chǎn)生電路所產(chǎn)生的脈沖供給步進(jìn)電機(jī)即可。其最大特征是容易精確地控制機(jī)械位置。三、設(shè)計(jì)意義 VHDL 和 FPGA 為特征的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)是將來(lái) ASIC 設(shè)計(jì)的主要發(fā)展趨勢(shì)之一，通過(guò)本課題研究，學(xué)習(xí)和掌握數(shù)字邏輯的 VHDL 設(shè)計(jì)方法和系統(tǒng)功能的 FPGA 實(shí)現(xiàn)方法，推動(dòng)了數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)的應(yīng)用。關(guān)鍵詞：VHDL FPGA 步進(jìn)電機(jī)AbstractStepper motors can be precise because of mechanical control of the movement of production and are widely used. Stepper motor input from the pulse signal to control. Although analog circuits can be used to produce continuously adjustable pulse signal, but it is difficult to control, and the use of digital integrated circuits to the stepper motor control, to overe the above drawbacks. Now, digital IC design increasingly used VHDL + FPGA design methods. VHDL design is not dependent on devices, easily transplanted, can speed up the design characteristics. Furthermore, VHDL at the scene can make changes and FPGA devices bine can greatly improve the design flexibility and efficiency, shorten product development cycles, accelerate product time to market. VHDL + FPGA design methodology for digital systems design an innovative, as well as the future direction of development. Stepping motor is a electrical impulses into angular displacement of the executive agency, has been widely used in all kinds of automatic control system. In order to improve the stepper motor subdivision requirements, is put forward based on FPGA control stepping motor controller scheme. In this paper, a VHDL language the function module design of