【正文】 標(biāo)準(zhǔn)； （2）一次到位的同步復(fù)用方式使傳輸系統(tǒng)的硬件品種、數(shù)量減少； （3）可以簡(jiǎn)單地升級(jí)到更高的速率等級(jí)； （4）有豐富的開(kāi)銷可供網(wǎng)絡(luò)管理使用，具有強(qiáng)有力的標(biāo)準(zhǔn)化網(wǎng)管功能； （5）具有承載諸如ATM（異步傳輸模式）的能力。SDH/SONET被定義為一些由SDH/SONET網(wǎng)絡(luò)部件組成的網(wǎng)絡(luò)。這些形成同步的數(shù)字傳輸、復(fù)接、分接和互聯(lián)。已有全球通用的網(wǎng)絡(luò)節(jié)點(diǎn)接（NNI），從而簡(jiǎn)化了信號(hào)的互通以及信號(hào)的傳輸、復(fù)用、交叉連接和交換過(guò)程。同時(shí)已有一套標(biāo)準(zhǔn)化的信息結(jié)構(gòu)等級(jí)即同步傳輸模塊STM，并具有一種塊狀幀結(jié)構(gòu)，安排了豐富的開(kāi)銷比特用于網(wǎng)絡(luò)的運(yùn)行、管理和維護(hù)?；镜木W(wǎng)絡(luò)部件有終端復(fù)用器（TM）、分插復(fù)用器（ADM）和同步數(shù)字交叉連接設(shè)備（CSDXC）等，其功能各異，但都有統(tǒng)一的光接口,能夠在基本光纜上實(shí)現(xiàn)橫向兼容，允許不止一家設(shè)備在光路上互通；已有一套特殊的復(fù)用結(jié)構(gòu)，允許PDH和SDH等信號(hào)都能進(jìn)入其幀結(jié)構(gòu)，因而具有廣泛的適應(yīng)性；大量采用軟件進(jìn)行網(wǎng)絡(luò)配置和控制，使得新功能和新特性的增加比較方便，適應(yīng)將來(lái)的不斷發(fā)展。隨著Internet和SDH/SONET的不斷發(fā)展，使得越來(lái)越多的采用光互聯(lián)的電信設(shè)備放置于同一大樓甚至同一機(jī)房?jī)?nèi)，在這些短距離光互聯(lián)采用標(biāo)準(zhǔn)SDH/SONET接口器件成本較高，局域網(wǎng)內(nèi)短距離采用甚短距離光互聯(lián)系統(tǒng)（VSR）將大大降低成本。VSR4是OIF（Optical Internetworking Forum光互連論壇）制定的一套協(xié)議。這種VSR接口使用OC192速率和格式，速率為10Gbit/s與長(zhǎng)距離接口不同，這種應(yīng)用不需要一定使用OC192信號(hào)在網(wǎng)絡(luò)組件間串行傳輸，而可以把信號(hào)映射到一些并行通道里傳輸（在數(shù)根光纖或者單根多模光纖上傳輸），同時(shí)一也可以使用多種光纖和波長(zhǎng)。OIF在研究了多種可能的接口后，制定了4種OC192 VSR協(xié)議標(biāo)準(zhǔn)。VSR采用SDH/SONET 幀的接口，用并行光技術(shù)來(lái)取代昂貴的串行互聯(lián)，使業(yè)務(wù)提供者可以低成本有效地解決客戶在入網(wǎng)點(diǎn)內(nèi)部傳送STM64/OC192幀格式數(shù)據(jù)。VSR傳輸設(shè)備用由12只850nm垂直腔面發(fā)射激光器（VCSEL）組成的激光器陣來(lái)代替?zhèn)鹘y(tǒng)的串行單激光器接口傳輸10Gbit/s數(shù)據(jù)。同步是通信系統(tǒng)中一個(gè)重要的實(shí)際問(wèn)題。數(shù)字通信中的消息數(shù)字流總是用若干碼元組成一個(gè)“字”，又用若干“字”組成一“句”。因此，在接收這些數(shù)字流時(shí)，必須知道這些“字”、“句”的起止時(shí)刻，在接收端產(chǎn)生與“字”、“句”起止時(shí)刻相一致的定時(shí)脈沖序列，稱為“字”同步和“句”同步，統(tǒng)稱為幀同步或群同步?？梢哉f(shuō)，在同步通信系統(tǒng)中，“同步”是進(jìn)行信息傳輸?shù)那疤幔@就要求同步系統(tǒng)應(yīng)有高的可靠性。為了更加有效地利用信道，將低速數(shù)據(jù)合成一路高速數(shù)據(jù)傳輸，為了保證接收端能和發(fā)送端一致，必須有一個(gè)幀同步系統(tǒng)以實(shí)現(xiàn)發(fā)送端和接收端的幀同步。實(shí)現(xiàn)幀同步的基本方法是在發(fā)送端循環(huán)地插入幀同步碼組，接收端通過(guò)檢測(cè)該幀同步碼組以達(dá)到幀同步。幀同步系統(tǒng)是由發(fā)送端的幀同步碼組產(chǎn)生電路和插入電路以及接收端的幀同步電路所組成，而幀同步電路的結(jié)構(gòu)對(duì)同步性能的影響是主要的。 FPGA現(xiàn)狀與發(fā)展過(guò)去，通常使用電路原理圖來(lái)實(shí)現(xiàn)群同步算法，如：逐比特移位法和預(yù)置啟動(dòng)搜索法，設(shè)計(jì)都較復(fù)雜，要求設(shè)計(jì)者有豐富的硬件電路設(shè)計(jì)經(jīng)驗(yàn)，要很熟悉器件的結(jié)構(gòu)及功能，設(shè)計(jì)時(shí)間較長(zhǎng)，維護(hù)工作也很困難。本文使用Verilog HDL語(yǔ)言編寫(xiě)程序代碼，經(jīng)過(guò)綜合、仿真和優(yōu)化等過(guò)程，最終將產(chǎn)生的門(mén)級(jí)網(wǎng)絡(luò)表用開(kāi)發(fā)工具自動(dòng)寫(xiě)入到芯片中，以代替?zhèn)鹘y(tǒng)原理圖來(lái)實(shí)現(xiàn)群同步算法，主要原因有：Verilog HDL具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，是一種集設(shè)計(jì)、模擬、綜合為一體的標(biāo)準(zhǔn)硬件描述語(yǔ)言，設(shè)計(jì)靈活，可以用模擬器來(lái)驗(yàn)證程序的功能和時(shí)序的正確性；不要求設(shè)計(jì)者非常熟悉器件的內(nèi)部結(jié)構(gòu)，使得設(shè)計(jì)者可以集中精力從事設(shè)計(jì)構(gòu)思；Verilog HDL程序可讀性較好，可以在各EDA平臺(tái)上運(yùn)行，具有良好的可移植性和維護(hù)性；Verilog HDL的設(shè)計(jì)可以與工藝無(wú)關(guān)。FPGA/CPLD是20世紀(jì)90年代發(fā)展起來(lái)的大規(guī)?？删幊踢壿嬈骷?，隨著EDA技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景；并且FPGA具有高集成度、高可靠性，幾乎可以將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積，因此以FPGA/CPLD為代表的可編程邏輯器件受到了世界范圍內(nèi)廣大電子設(shè)計(jì)工程師的普遍歡迎，應(yīng)用日益廣泛。在國(guó)外，F(xiàn)PGA的技術(shù)發(fā)展與應(yīng)用已達(dá)到相當(dāng)高的程度；在國(guó)內(nèi)，F(xiàn)PGA技術(shù)發(fā)展十分迅速，然而與國(guó)外相比還存存較大的差距。此外，傳統(tǒng)的數(shù)字設(shè)計(jì)一般采用積木式方法進(jìn)行，即由器件搭成電路板，由電路板達(dá)成數(shù)字系統(tǒng)常用的積木塊是固定功能的標(biāo)準(zhǔn)集成電路，設(shè)計(jì)者需要根據(jù)需要選擇合適的器件，再由期間組成電路板最終完成設(shè)計(jì)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能。采用可編程邏輯器件通過(guò)對(duì)器件內(nèi)部的設(shè)計(jì)來(lái)實(shí)現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計(jì)方法。設(shè)計(jì)者可以根據(jù)需要定義器件的內(nèi)部邏輯和引出端。將電路板大部分的設(shè)計(jì)工作放在對(duì)邏輯器件的設(shè)計(jì)中進(jìn)行，通過(guò)對(duì)芯片設(shè)計(jì)來(lái)完成數(shù)字系統(tǒng)的邏輯功能。靈活的內(nèi)部功能塊組合、引出端定義等，可大大減少電路設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，有效的增強(qiáng)設(shè)計(jì)的靈活性，提高生產(chǎn)效率。基于芯片的設(shè)計(jì)方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)性能和可靠性。 論文內(nèi)容介紹第一章 引言部分：從課題背景出發(fā)，介紹幀同步技術(shù)的發(fā)展趨勢(shì)及總體研究過(guò)程和規(guī)劃；第二章 介紹幀結(jié)構(gòu)以及實(shí)際應(yīng)用當(dāng)中的數(shù)據(jù)傳輸方案以及與幀的關(guān)系。由淺入深的引入幀同步的概念，并結(jié)合其原理簡(jiǎn)要介紹一些數(shù)據(jù)傳輸與接收方面的工作特點(diǎn)。硬件以及硬件描述語(yǔ)言（Verilog HDL）；第三章 著重介紹幀同步的查找方案，對(duì)不同方案進(jìn)行比對(duì)，從優(yōu)而擇，確定論文的研究方向。介紹與其相關(guān)的硬件電路結(jié)構(gòu)知識(shí)。第四章 簡(jiǎn)要介紹設(shè)計(jì)多許的硬件設(shè)備和軟件環(huán)境，從分段的角度出發(fā)，結(jié)合模塊化的語(yǔ)言描述從不同側(cè)面剖析二分法原理的實(shí)現(xiàn)過(guò)程，演示比對(duì)仿真結(jié)果。第五章 對(duì)本次設(shè)計(jì)的結(jié)論及展望。比較基于原理算法所設(shè)計(jì)的程序的優(yōu)缺點(diǎn)。2 幀同步 引言在數(shù)字網(wǎng)絡(luò)中，為了擴(kuò)大傳輸容量，提高信道利用率，常常需要把若干個(gè)低速數(shù)字信號(hào)合并成一個(gè)高速數(shù)字信號(hào)，然后通過(guò)高速信道傳輸，數(shù)字復(fù)接就是實(shí)現(xiàn)這種數(shù)字信號(hào)合并的專門(mén)技術(shù)。數(shù)字復(fù)接把低速數(shù)字信號(hào)合并為高速信號(hào)；相反，在接收端，要用分接器把發(fā)送端數(shù)字信號(hào)分解為原來(lái)的支路數(shù)字信號(hào)。為保證分接器的幀狀態(tài)相對(duì)于復(fù)接器的幀狀態(tài)能獲得并保持相位關(guān)系，以便正確地實(shí)施分接，在合路數(shù)字信號(hào)中還必須循環(huán)插入幀定位信號(hào)，因此在合路數(shù)字信號(hào)中，也就存在以幀為單位的結(jié)構(gòu)，各個(gè)數(shù)字時(shí)隙的位置可以根據(jù)幀定位信號(hào)加以識(shí)別。因此在數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，它包括幀同步碼的產(chǎn)生和幀同步碼的識(shí)別，其中接收端的幀同步識(shí)別電路的結(jié)構(gòu)對(duì)同步性能的影響是主要的因素。 幀數(shù)據(jù)結(jié)構(gòu)，通過(guò)300m長(zhǎng)的多模帶狀光纖實(shí)現(xiàn)OC192幀結(jié)構(gòu)數(shù)據(jù)（見(jiàn)圖2l）的雙向傳輸。因?yàn)椴捎貌⑿惺瞻l(fā)技術(shù)，所以，必須定義OC192幀映射到并行發(fā)送通道以及在并行接收端重組OC192幀的方法。圖2l OC192幀結(jié)構(gòu)數(shù)據(jù) 發(fā)送方向的數(shù)據(jù)傳送發(fā)送方向功能框圖見(jiàn)圖22。來(lái)自O(shè)C192成幀器的16路622Mbit/s數(shù)據(jù)是字節(jié)對(duì)準(zhǔn)的，它們與622MHz時(shí)鐘同步。圖22 發(fā)送方向數(shù)據(jù)加工流程圖 接收方向的數(shù)據(jù)傳送在接收方向（見(jiàn)圖23），：10串并轉(zhuǎn)換，經(jīng)幀同步后，對(duì)12路并行數(shù)據(jù)流進(jìn)行8B10B 解碼，并利用每個(gè)數(shù)據(jù)流中的幀定界符進(jìn)行幀對(duì)齊，即去除通道間經(jīng)傳輸后造成的延時(shí)差別（接收部分通道間延時(shí)差別容忍度不小于80ns）。轉(zhuǎn)換集成電路使用一個(gè)算法找出幀定界符，10個(gè)數(shù)據(jù)通道的幀定界符被A1字節(jié)覆蓋，恢復(fù)成原來(lái)的OC192幀。轉(zhuǎn)換集成電路最后把數(shù)據(jù)通道重組為16路622Mbit/s的并行數(shù)據(jù)。圖23 接收方向數(shù)據(jù)加工流程圖 OC192幀至數(shù)據(jù)通道映射輸入的16路622Mbit/s數(shù)據(jù)經(jīng)過(guò)幀定位和字節(jié)分接后分配到10個(gè)數(shù)據(jù)通道（如圖24所示）。OC192幀的第一個(gè)A1字節(jié)（AI, A2為幀同步碼字）必須在通道1傳輸，后續(xù)字節(jié)順序分配在余下的數(shù)據(jù)通道中。，送給并/串轉(zhuǎn)換電路。圖24 OC192成幀器適配到數(shù)據(jù)通道 VSR幀同步在數(shù)字通信系統(tǒng)中，同步具有相當(dāng)重要的地位，系統(tǒng)能否有效、可靠地工作，在很大程度上取決于是否有良好的同步系統(tǒng)。所謂幀同步就是指收方應(yīng)當(dāng)從收到的比特流中準(zhǔn)確的區(qū)分幀的起始與終止，即是使收、發(fā)兩端的各路時(shí)隙脈沖相對(duì)應(yīng)并保持一致 , 從而保證各路數(shù)據(jù)進(jìn)行正確地傳輸和接收,不致發(fā)生收發(fā)通路間的混亂。幀同步可采用同步碼組插入/檢測(cè)、彈性緩沖器的方法來(lái)實(shí)現(xiàn)。幀同步必須以頻率同步為前提, 只有在頻率取得同步的情況下才能實(shí)現(xiàn)幀同步。在多路復(fù)用技術(shù)中，幀同步的作用是使在接收端的時(shí)隙脈沖排列規(guī)律和接收到的數(shù)據(jù)流中的時(shí)序排列規(guī)律一致，以保證正確無(wú)誤地進(jìn)行分路。一般通信系統(tǒng)設(shè)計(jì)中，同步單元電路大多以標(biāo)準(zhǔn)邏輯門(mén)設(shè)計(jì)為主，電路具有體積大，功耗大，可靠性低等缺點(diǎn)。而可編程器件的廣泛應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。由于可編程邏輯器件可以通過(guò)軟件編程對(duì)硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣快捷方便。當(dāng)今高速發(fā)展的FPGA/CPLD兼有串、并行工作方式和高速、高可靠性的特點(diǎn)，并可以結(jié)合具有強(qiáng)大的行為描述能力和豐富的仿真語(yǔ)句的VHDL語(yǔ)言進(jìn)行描述，使其在電子系統(tǒng)設(shè)計(jì)中得到廣泛的應(yīng)用。本文給出了一種由全數(shù)字電路構(gòu)成的幀同步電路，并且采用FPGA技術(shù)，實(shí)現(xiàn)了幀同步電路的數(shù)字化、集成化幀同步器工作原理。 由于傳輸媒體的并行特性，每個(gè)數(shù)據(jù)通道到達(dá)接收端時(shí)可能會(huì)有不同的傳輸時(shí)延，為在接收端進(jìn)行12個(gè)通道的幀同步和數(shù)據(jù)對(duì)齊，需要插入幀定界符。通道110的前三個(gè)A1字節(jié)和檢錯(cuò)、糾錯(cuò)通道相應(yīng)位置的數(shù)據(jù)應(yīng)該用二個(gè)8B10B特殊碼字覆蓋（表21），通道16和通道712幀定界符不一樣，使接收端可以識(shí)別通道順序，（通道I6）（通道712）覆蓋。 表21 幀定界符中的8B/10B碼字碼字名稱16進(jìn)制值RD+RDabcdei fghjabcdei fghjBC001111 1010110000 0101（）23110001 1001110001 1001（）23101010 0101101010 01013 算法原理 引言 發(fā)送方向集成電路用于將QC192成幀器的輸出數(shù)據(jù)進(jìn)行通道映射與重組，轉(zhuǎn)換成適合于并行傳輸?shù)臄?shù)據(jù)流。其總體功能與模塊劃分在前兩章中分別有所描述。本章詳細(xì)討論了轉(zhuǎn)換集成電路發(fā)送方向上OC192幀同步模塊、延時(shí)存儲(chǔ)和檢錯(cuò)，并對(duì)部分模塊的電路結(jié)構(gòu)和設(shè)計(jì)參數(shù)選擇進(jìn)行了討論和優(yōu)化。 OC192幀同步模塊功能描述 從SDH測(cè)試儀發(fā)送的OC192幀結(jié)構(gòu)數(shù)據(jù)經(jīng)10Gbit/s Transponder光模塊串并轉(zhuǎn)換成16路622Mbit/s數(shù)據(jù)送給轉(zhuǎn)換集成電路。此時(shí)，SDH幀首比特不能保證出現(xiàn)在16比特?cái)?shù)據(jù)的最高位（MSB），而是隨機(jī)等概率的出現(xiàn)在16比特中的任意一位。同理，經(jīng)過(guò)FPGA 的1:10串并的數(shù)據(jù)，SDH幀首比特等概率的出現(xiàn)在160比特?cái)?shù)據(jù)的任意一位。這就要求發(fā)送方向FPGA中必須包含一個(gè)幀同步電路功能模塊，它能夠搜索數(shù)據(jù)流中SDH幀同步字符，使幀的首比特出現(xiàn)在160比特?cái)?shù)據(jù)的最高位，使數(shù)據(jù)對(duì)齊，并給出幀同步信號(hào)，指示幀頭的位置。 幀對(duì)齊方案 常見(jiàn)幀對(duì)齊方案概要（1）由簡(jiǎn)單并行幀對(duì)齊電路構(gòu)成的幀對(duì)齊方案對(duì)于OC192速率等級(jí)，首先經(jīng)串并轉(zhuǎn)換將串行數(shù)據(jù)擴(kuò)展為160位并行數(shù)據(jù)，然后采用159位寬數(shù)據(jù)寄存器寄存上一周期的數(shù)據(jù)，并和當(dāng)前周期的160位數(shù)據(jù)同時(shí)輸出，得到一個(gè)319位寬的數(shù)據(jù)，這樣每一時(shí)鐘周期都有近一半的數(shù)據(jù)是和上一周期相重復(fù)的。接下來(lái)搜索SDH幀同步字符的位置。方法是采用159個(gè)20位比較器與幀同步字符比較，當(dāng)幀同步字符與待比較數(shù)據(jù)相等的時(shí)候，該比較器給出指示信號(hào)，表示找到了幀同步字符在160位數(shù)據(jù)中的位置。隨后的1598編碼器鎖存該位置信號(hào)并輸出8位二進(jìn)制編碼的位置指示信號(hào)給通道選擇器。通道選擇器根據(jù)同步碼組的具體位置從319位的數(shù)據(jù)中選擇出需要的對(duì)齊幀數(shù)據(jù)。該方案理論上對(duì)高、低速率均適用。但對(duì)于OC192這樣的高速數(shù)據(jù)流，如果采用FPGA實(shí)現(xiàn)，需要使用159個(gè)20位比較器（碼組和比較器位數(shù)的選擇在后面有討論）和一個(gè)319:160選擇器（功能見(jiàn)表31）。此種選擇器不僅電路規(guī)模較大，而且延時(shí)太大，其延時(shí)和電路規(guī)模隨控制碼最大值的增加而增大。經(jīng)仿真延時(shí)超過(guò)一個(gè)時(shí)鐘周期（指10GHz1/60=），不能滿足電路實(shí)現(xiàn)需要。表31 319：160選擇器功能表輸入數(shù)據(jù)DATA_IN控制碼輸出數(shù)據(jù)DATA_OUTD_IN[318:0]0D_OUT= D_IN[159:0]1D_OUT= D_IN[160:1]2D_OUT= D_IN[161:2]…D_OUT= D_IN[318:0]159D_OUT= D_IN[318:159]（2）基于字節(jié)比較的幀對(duì)齊方案 先利用AlA2（A1為111101A2為00101000）的7種不同位置將160位的數(shù)據(jù)按字節(jié)的邊界對(duì)齊，然后再利用AlA2的交界來(lái)判定幀頭的正確位置。由于在OC192幀結(jié)構(gòu)中有192個(gè)A1，按16位的并行數(shù)據(jù)計(jì)算，在一幀數(shù)據(jù)到來(lái)的時(shí)候，將有至少8個(gè)周期的數(shù)據(jù)全是A1。雖然，一幀中的首比特可能出現(xiàn)在160位數(shù)據(jù)的任意一位，但隨后8個(gè)周期數(shù)據(jù)（全是有可能沒(méi)對(duì)齊的A1）的任意8位一定