【文章內(nèi)容簡介】 一定時(shí)鐘脈沖，設(shè)定時(shí)鐘時(shí)間為21點(diǎn)01分25秒，隨著脈沖上升沿的到來，數(shù)碼管的片選信號(hào)逐一變?yōu)榈碗娖剑謩e輸出時(shí)鐘時(shí)間或定時(shí)時(shí)間，以及報(bào)警時(shí)長，有波形仿真圖可知此模塊滿足設(shè)計(jì)要求。圖231 動(dòng)態(tài)掃描模塊波形仿真圖本設(shè)計(jì)需要對(duì)計(jì)時(shí)時(shí)間和鬧鐘時(shí)間進(jìn)行調(diào)整，調(diào)整的過程需要用到按鍵電路，用到兩種按鍵，一種是機(jī)械式開關(guān)，另外一種是撥碼開關(guān)。由于按鍵電路比較簡單，在此主要介紹按鍵各自完成的功能。本設(shè)計(jì)由8個(gè)獨(dú)立按鍵組成，包括兩個(gè)撥碼開關(guān)，六個(gè)機(jī)械式開關(guān)。其中2個(gè)撥碼開關(guān)分別用于調(diào)節(jié)報(bào)警時(shí)長以及鬧鐘定時(shí)時(shí)間的調(diào)節(jié)；另外6個(gè)機(jī)械式開關(guān)分別用于復(fù)位，數(shù)碼管顯示切換，鬧鐘定時(shí)時(shí)、分切換，作息時(shí)間切換，時(shí)鐘時(shí)間時(shí)、分調(diào)節(jié)。 第三章 實(shí)驗(yàn)結(jié)果分析將設(shè)計(jì)程序下載到實(shí)驗(yàn)箱上進(jìn)行實(shí)際測試，以下為實(shí)際測試過程：當(dāng)前狀態(tài)為正常計(jì)時(shí)狀態(tài)，將復(fù)位按鍵設(shè)為高電平，計(jì)時(shí)開始，時(shí)鐘、鬧鐘顯示切換按鍵為高電平時(shí)顯示時(shí)鐘時(shí)間，可通過時(shí)鐘調(diào)時(shí)、調(diào)分鍵對(duì)時(shí)鐘時(shí)間進(jìn)行調(diào)整，數(shù)碼管顯示從左到右依次為：報(bào)警時(shí)長十位、個(gè)位，時(shí)鐘時(shí)間時(shí)高位、時(shí)低位，分高位、分低位，秒高位、秒低位，顯示時(shí)間為十二點(diǎn)十九分十八秒，報(bào)警時(shí)長為十五秒。為鬧鐘設(shè)定時(shí)間的顯示，通過時(shí)鐘、鬧鐘顯示切換按鍵來進(jìn)行切換，當(dāng)為低電平時(shí)顯示鬧鐘時(shí)間，可通過定時(shí)調(diào)時(shí)調(diào)分切換按鍵來選擇調(diào)整時(shí)或分，按下鬧鐘時(shí)間調(diào)節(jié)的撥碼開關(guān)進(jìn)行鬧鐘時(shí)間設(shè)定，圖中數(shù)碼管顯示從左到右依次為：報(bào)警時(shí)長高位、低位，定時(shí)時(shí)間時(shí)高位、時(shí)低位，分高位、分地位，秒高位、秒低位，當(dāng)前顯示鬧鐘設(shè)定時(shí)間為十二點(diǎn)十三分，報(bào)警時(shí)長為五秒，當(dāng)時(shí)鐘時(shí)間為十二點(diǎn)十三分時(shí)，蜂鳴器報(bào)警，時(shí)長為五秒。 測試說明，最終結(jié)果與預(yù)期效果基本一致，時(shí)、分、秒能夠正常計(jì)數(shù)并可調(diào)節(jié)時(shí)間，學(xué)校上下課時(shí)間打鈴功能正常，并且可以通過按鍵調(diào)整作息時(shí)間以及報(bào)警時(shí)長。 自動(dòng)打鈴器的設(shè)計(jì)重點(diǎn)在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來，并能正常顯示，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足?？偟膩碚f，通過這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了實(shí)驗(yàn)的動(dòng)手能力，對(duì)打鈴器的工作原理也有了更加透徹的理解。在本設(shè)計(jì)調(diào)試過程中遇到了一些難點(diǎn)問題，經(jīng)過努力加以解決：當(dāng)程序下載到實(shí)驗(yàn)箱上后，數(shù)碼管顯示全部為零，計(jì)數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號(hào)保持有效狀態(tài)，改動(dòng)程序后計(jì)數(shù)器開始計(jì)數(shù)。當(dāng)秒時(shí)鐘計(jì)數(shù)到59時(shí)變0時(shí)，分計(jì)數(shù)模塊滯后計(jì)數(shù)，考慮的器件的延時(shí)，將程序中秒的進(jìn)位信號(hào)提前1秒。在對(duì)學(xué)校打零時(shí)間設(shè)置及更改的問題上，一開始想通過ROM實(shí)現(xiàn)，但思考之后還是采用了通過程序?qū)崿F(xiàn)的方法，因?yàn)镽OM只能讀不能寫。在檢測按鍵時(shí)，由于有些按鍵控制是秒時(shí)鐘同步的，所以控制起來顯得稍微慢些，但是工作正常，能滿足實(shí)際的需要。 本設(shè)計(jì)是采用硬件描述語言和FPGA芯片相結(jié)合進(jìn)行的學(xué)校打鈴器的研究，從中可以看出EDA技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化，設(shè)計(jì)的過程相對(duì)簡單，容易修改。本設(shè)計(jì)中仍存在一定不足，用來控制學(xué)校打鈴器的按鍵為八個(gè)，數(shù)量較多，在實(shí)際應(yīng)用中會(huì)帶來不便，以后可以考慮進(jìn)一步優(yōu)化，如，可通過加入位選控制按鍵來實(shí)現(xiàn)節(jié)省按鍵資源，一鍵多用，便可以減少按鍵，實(shí)現(xiàn)同樣的控制功能。另外，在本設(shè)計(jì)的基礎(chǔ)上還可以進(jìn)行一系列的創(chuàng)新，比如增加音樂報(bào)警的功能，取代稍有刺耳的蜂鳴聲，會(huì)使用戶在實(shí)際應(yīng)用中多一份樂趣，還可以加入遙控功能、語音識(shí)別等等，相信隨著電子技術(shù)的發(fā)展，打鈴器的功能會(huì)更加多樣化，滿足人們的各種需要，為人們以后的工作和生活提供更多的方便。 第四章 小結(jié)與體會(huì)經(jīng)過課外學(xué)分的設(shè)計(jì)，過程曲折可謂一語難盡。在此期間我也失落過，也曾一度熱情高漲。從開始時(shí)的激情高漲到最后汗水背后的復(fù)雜心情，點(diǎn)點(diǎn)滴滴無不令我回味無長。 通過這次課外學(xué)分設(shè)計(jì)，加強(qiáng)了我的動(dòng)手、思考和解決問題的能力。考驗(yàn)了我的耐心和直面挫折的精神。我深知以后要走的路將會(huì)更長更曲折，不過不要緊，我有信心和毅力走下去，摔倒了再爬起來，沒有什么，因?yàn)槲覀兡贻p，我們有激情和熱血。我會(huì)用百折不撓的決心，去越過每一道溝溝坎坎。對(duì)我而言，知識(shí)上的收獲重要，精神上的豐收更加可喜。挫折是一份財(cái)富，經(jīng)歷是一份擁有。這次經(jīng)歷讓我受益匪淺。必將成為我人生旅途上一個(gè)非常美好的回憶！參考文獻(xiàn)[1] 劉皖，何道君，[M].北京：清華大學(xué)出版社，：1216[2] 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of t5 issignal cqi : integer range 1 to 5。beginco=39。139。 when cqi=5 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=5 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（3）library ieee。use 。entity t200 is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t200 issignal cqi : integer range 1 to 200。beginco=39。139。 when cqi=200 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=200 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（4）library ieee。use 。entity t50e is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t50e issignal cqi : integer range 1 to 50e3。beginco=39。139。 when cqi=50e3 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=50e3 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（5）library ieee。use 。entity t250 is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t250 issignal cqi : integer range 1 to beginco=39。139。 when cqi=250 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=250 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。library ieee。use 。entity Dcfq isport(d,clk:in std_logic。q:out std_logic)。end entity Dcfq。architecture art of Dcfq isbegin process(clk)isbeginif(clk39。event and clk=39。139。) thenq=d。end if。end process。end architecture art。（1）秒計(jì)數(shù)模塊library ieee。use 。use 。entity SECOND isport(cp,clr:in std_logic。 sqmsl,sqmsh:out std_logic_vector(3 downto 0)。 co:out std_logic)。end SECOND。architecture SEC of SECOND isbeginprocess(cp,clr)variable t1,t0:std_logic_vector(3 downto 0)