【文章內(nèi)容簡介】 一定時鐘脈沖，設定時鐘時間為21點01分25秒，隨著脈沖上升沿的到來，數(shù)碼管的片選信號逐一變?yōu)榈碗娖剑謩e輸出時鐘時間或定時時間，以及報警時長，有波形仿真圖可知此模塊滿足設計要求。圖231 動態(tài)掃描模塊波形仿真圖本設計需要對計時時間和鬧鐘時間進行調(diào)整，調(diào)整的過程需要用到按鍵電路，用到兩種按鍵，一種是機械式開關，另外一種是撥碼開關。由于按鍵電路比較簡單，在此主要介紹按鍵各自完成的功能。本設計由8個獨立按鍵組成，包括兩個撥碼開關，六個機械式開關。其中2個撥碼開關分別用于調(diào)節(jié)報警時長以及鬧鐘定時時間的調(diào)節(jié)；另外6個機械式開關分別用于復位，數(shù)碼管顯示切換，鬧鐘定時時、分切換，作息時間切換，時鐘時間時、分調(diào)節(jié)。 第三章 實驗結(jié)果分析將設計程序下載到實驗箱上進行實際測試，以下為實際測試過程：當前狀態(tài)為正常計時狀態(tài)，將復位按鍵設為高電平，計時開始，時鐘、鬧鐘顯示切換按鍵為高電平時顯示時鐘時間，可通過時鐘調(diào)時、調(diào)分鍵對時鐘時間進行調(diào)整，數(shù)碼管顯示從左到右依次為：報警時長十位、個位，時鐘時間時高位、時低位，分高位、分低位，秒高位、秒低位，顯示時間為十二點十九分十八秒，報警時長為十五秒。為鬧鐘設定時間的顯示，通過時鐘、鬧鐘顯示切換按鍵來進行切換，當為低電平時顯示鬧鐘時間，可通過定時調(diào)時調(diào)分切換按鍵來選擇調(diào)整時或分，按下鬧鐘時間調(diào)節(jié)的撥碼開關進行鬧鐘時間設定，圖中數(shù)碼管顯示從左到右依次為：報警時長高位、低位，定時時間時高位、時低位，分高位、分地位，秒高位、秒低位，當前顯示鬧鐘設定時間為十二點十三分，報警時長為五秒，當時鐘時間為十二點十三分時，蜂鳴器報警，時長為五秒。 測試說明，最終結(jié)果與預期效果基本一致，時、分、秒能夠正常計數(shù)并可調(diào)節(jié)時間，學校上下課時間打鈴功能正常，并且可以通過按鍵調(diào)整作息時間以及報警時長。 自動打鈴器的設計重點在于按鍵的控制和各個模塊代碼的編寫，雖然能把鍵盤接口和各個模塊的代碼編寫出來，并能正常顯示，但對于各個模塊的優(yōu)化設計還有一定的缺陷和不足?？偟膩碚f，通過這次的設計實驗更進一步地增強了實驗的動手能力，對打鈴器的工作原理也有了更加透徹的理解。在本設計調(diào)試過程中遇到了一些難點問題，經(jīng)過努力加以解決：當程序下載到實驗箱上后，數(shù)碼管顯示全部為零，計數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號保持有效狀態(tài)，改動程序后計數(shù)器開始計數(shù)。當秒時鐘計數(shù)到59時變0時，分計數(shù)模塊滯后計數(shù)，考慮的器件的延時，將程序中秒的進位信號提前1秒。在對學校打零時間設置及更改的問題上，一開始想通過ROM實現(xiàn)，但思考之后還是采用了通過程序?qū)崿F(xiàn)的方法，因為ROM只能讀不能寫。在檢測按鍵時，由于有些按鍵控制是秒時鐘同步的，所以控制起來顯得稍微慢些，但是工作正常，能滿足實際的需要。 本設計是采用硬件描述語言和FPGA芯片相結(jié)合進行的學校打鈴器的研究，從中可以看出EDA技術的發(fā)展在一定程度上實現(xiàn)了硬件設計的軟件化，設計的過程相對簡單，容易修改。本設計中仍存在一定不足，用來控制學校打鈴器的按鍵為八個，數(shù)量較多，在實際應用中會帶來不便，以后可以考慮進一步優(yōu)化，如，可通過加入位選控制按鍵來實現(xiàn)節(jié)省按鍵資源，一鍵多用，便可以減少按鍵，實現(xiàn)同樣的控制功能。另外，在本設計的基礎上還可以進行一系列的創(chuàng)新，比如增加音樂報警的功能，取代稍有刺耳的蜂鳴聲，會使用戶在實際應用中多一份樂趣，還可以加入遙控功能、語音識別等等，相信隨著電子技術的發(fā)展，打鈴器的功能會更加多樣化，滿足人們的各種需要，為人們以后的工作和生活提供更多的方便。 第四章 小結(jié)與體會經(jīng)過課外學分的設計，過程曲折可謂一語難盡。在此期間我也失落過，也曾一度熱情高漲。從開始時的激情高漲到最后汗水背后的復雜心情，點點滴滴無不令我回味無長。 通過這次課外學分設計，加強了我的動手、思考和解決問題的能力?？简灹宋业哪托暮椭泵娲煺鄣木瘛Ｎ疑钪院笠叩穆穼L更曲折，不過不要緊，我有信心和毅力走下去，摔倒了再爬起來，沒有什么，因為我們年輕，我們有激情和熱血。我會用百折不撓的決心，去越過每一道溝溝坎坎。對我而言，知識上的收獲重要，精神上的豐收更加可喜。挫折是一份財富，經(jīng)歷是一份擁有。這次經(jīng)歷讓我受益匪淺。必將成為我人生旅途上一個非常美好的回憶！參考文獻[1] 劉皖，何道君，[M].北京：清華大學出版社，：1216[2] [M].北京：中國電力出版社，2003：212218[3] ， HDL硬件描述語言[M].北京：機械工業(yè)出版社，2000：3642[4] 侯伯亨，[M].西安：西安電子科技大學出版社，2001：1216[5] [M].北京：電子工業(yè)出版社，2002：6773[6] 李國洪，[M].北京：機械工業(yè)出版社，2000：5657[7] [M].北京：機械工業(yè)出版社，2003：2325[8] [J].科技創(chuàng)新導報，2008，（2）：8283[9] 邢遠秀，[J].中國科技信息，2008，（1）：2022[10] 王開軍，[M].北京：機械工業(yè)出版社，2006：2865[11] 劉君，常明，（VHDL）的數(shù)字時鐘設計[J].天津理工大學學報，2007，23(4)：4041[12] 譚會生，[M].西安：西安電子科技大學出版社，2002：8992 [13] [M].北京：電子工業(yè)出版社，1996：7276附 錄一、程序清單（1）library ieee。use 。entity fenpin25k is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of fenpin25k issignal cqi : integer range 1 to 25000。beginco=39。139。 when cqi=25000 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=25000 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（2）library ieee。use 。entity t5 is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t5 issignal cqi : integer range 1 to 5。beginco=39。139。 when cqi=5 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=5 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（3）library ieee。use 。entity t200 is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t200 issignal cqi : integer range 1 to 200。beginco=39。139。 when cqi=200 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=200 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（4）library ieee。use 。entity t50e is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t50e issignal cqi : integer range 1 to 50e3。beginco=39。139。 when cqi=50e3 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=50e3 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。（5）library ieee。use 。entity t250 is port( clk :in std_logic。 co:out std_logic)。end entity。Architecture art of t250 issignal cqi : integer range 1 to beginco=39。139。 when cqi=250 and clk=39。039。else 39。039。 process (clk) is beginif clk39。event and clk=39。139。then if cqi=250 then cqi=1。 else cqi=cqi+1。 end if。 end if。 end process。 end architecture art。library ieee。use 。entity Dcfq isport(d,clk:in std_logic。q:out std_logic)。end entity Dcfq。architecture art of Dcfq isbegin process(clk)isbeginif(clk39。event and clk=39。139。) thenq=d。end if。end process。end architecture art。（1）秒計數(shù)模塊library ieee。use 。use 。entity SECOND isport(cp,clr:in std_logic。 sqmsl,sqmsh:out std_logic_vector(3 downto 0)。 co:out std_logic)。end SECOND。architecture SEC of SECOND isbeginprocess(cp,clr)variable t1,t0:std_logic_vector(3 downto 0)