【正文】 陳老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、淵博的學(xué)識、兢兢業(yè)業(yè)的工作作風(fēng)使我終身受益。比較脈沖寬度設(shè)定值與測量值可知，仿真結(jié)果符合設(shè)計目標(biāo)，測量精度達(dá)到 ns 量級。為了降低高頻時鐘信號對印制面板設(shè)計帶來的影響，設(shè)計選用的輸入時鐘信號頻率為 50MHz，通過 PLL 進(jìn)行 5 倍頻率產(chǎn)生頻率為 250MHz 的時鐘，并通過 PLL 的移相功能生成四路依次相差 900相位的計數(shù)時鐘信號 CLK0， CLK90， CLK180 和 CLK270， PLL 模塊如圖 62 所示。因 而在脈沖計數(shù)法的基礎(chǔ)上，提出運用數(shù)字移相技術(shù)結(jié)合 FPGA 設(shè)計出新型的脈沖寬度測量方案，可將測量精度提高到 ns 量級，移相即通過 FPGA 內(nèi)部鎖連環(huán)模塊（ PLL）的延時功能，使時鐘信號產(chǎn)生一定時間的滯后，新產(chǎn)生的信號與原始信號形成兩路同頻卻有一定相位差的時鐘信號，所以稱為移相。 圖 52 總框圖 Quartus II 設(shè)計流程 圖 53 上排所示的是 Quartus II 編譯設(shè)計主控界面，它顯示了 Quartus II 自動設(shè)計的各主要環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編程文件匯編、時序參數(shù)提取以及編程下載幾個步驟。在進(jìn)行編譯后，可對設(shè)計進(jìn)行時序仿真。在許多使用情況中，必須使用宏觀模塊才可以使用一些 Altera 特定器件的硬件功能。 Quartus II 設(shè)計工具完全支持 Verilog、 VHDL 的設(shè)計流程，其內(nèi)部嵌有 Verilog、 VHDL 邏輯綜合器。 由長線網(wǎng)構(gòu)成的金屬網(wǎng)絡(luò)，布滿了陣列的全部長和寬，這些長線不經(jīng)過可編程開關(guān)矩陣，信號延時小，長線用于高扇出以及關(guān)鍵信號的傳輸。轉(zhuǎn)換速率控制電路有抑 制噪聲的作用。其結(jié)構(gòu)主要由輸入觸發(fā)器、輸入緩沖器、輸出觸發(fā)鎖存器和輸出緩沖器組成。邏輯函數(shù)發(fā)生器 H有三個輸入，分別來自 G?、 F?和信號變換 電路的輸出 H1，這個函數(shù)發(fā)生器能實現(xiàn)三輸入變量的各種組合邏輯函數(shù)。 建立并行設(shè)計工程框架結(jié)構(gòu)的集成化設(shè)計環(huán)境，以適應(yīng)當(dāng)今 ASIC 的如下一些特點：數(shù)字與模擬電路并存，硬件與軟件設(shè)計并存，產(chǎn)品上市速度要快。 采用平面規(guī)劃技術(shù)邏輯綜合物理版圖設(shè)計進(jìn)行聯(lián)合管理，做到在邏輯綜合早期設(shè)計階段就考慮到物理設(shè)計信息的影響。它的設(shè)計載體是大規(guī)?？删幊踢壿嬈骷⒃O(shè)計工具是大規(guī)?？删幊唐骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)；其系統(tǒng)邏輯描述的主要表達(dá)方式是硬 件描述語言；它的主要工作是用軟件方式描述的到硬件的邏輯編譯、邏輯簡化、邏輯仿真、邏輯分割、邏輯綜合、邏輯優(yōu)化、布局布線、直到完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等。 在基于單片機的測量方案中，采用的是傳統(tǒng)的數(shù)字電路，利用計數(shù)器、觸發(fā)器、鎖存器、數(shù)碼管組成的方案原理簡單，功能單一，電路結(jié)構(gòu)復(fù)雜，且閘門時間 是固定值，系統(tǒng)穩(wěn)定性差，量程小。 基于 FPGA 的脈沖寬度測量 被測信號 單片機計數(shù)、控制 LED 顯示 6 隨著 EDA 技術(shù)的迅速發(fā)展，在 EDA 軟件平臺上，根據(jù)硬件描述語言 VHDL 完成的設(shè)計文件， 自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作成了脈沖測量的發(fā)展方向。 AT89C2051 內(nèi)有兩個可編程定時 /計數(shù)器。根據(jù)充、放電速度的比例關(guān)系可折算出充電時間即 1t 和 2t 。這就是脈沖的寬度。無論是模擬電路還是數(shù)字電路，往往都需要對脈沖寬度進(jìn)行測量。而且脈沖寬度測量儀已經(jīng)使用在 很多方面，數(shù)字衛(wèi)星、數(shù)字通訊等高科技領(lǐng)域也都有應(yīng)用，今天數(shù)字脈沖寬度測量儀的發(fā)展已經(jīng)不是一個小電子產(chǎn)品的發(fā)展也是整個民族乃至整個國家的發(fā)展，所以脈沖寬度測量儀的發(fā)展是一個整體的趨勢。 脈沖寬度測量的背景及實際意義 在上一節(jié)里介紹的眾多脈 沖參數(shù)中，脈沖寬度顯得尤為重要，也是本論文討論與研究的主要內(nèi)容，下面將來給脈寬測量的背景及實際意義做個簡單介紹。 圖 21 理想的矩形脈沖 圖 22 現(xiàn)實的矩形脈沖 圖 21 為理想的矩形脈沖。測量的數(shù)據(jù)直接影響到科研以及應(yīng)用，有效的測量結(jié)果應(yīng)該為相應(yīng)的研發(fā)提供最有力而直接的證據(jù)。然后在 Altera 公司的 Quartus II 環(huán)境下選用 Stratix III 系列的EP3SE50F484C2 芯片進(jìn)行設(shè)計仿真。本人完全意識到本聲明的法律后果由本人承擔(dān)。 Measurement of pulse width based on FPGA Abstract The design uses a digital phase shift technology bined with the pulse width measurement method of FPGA. The FPGA through internal lock serial module delay function of CLK0 clock signal processing, followed by phase shifting 900, forming three other clock signal CLK90, clk180, and CLK270, respectively, using the above four clock signal driving ideas counter treat the measured pulse were measured. Then, the III Quartus series EP3SE50F484C2 Stratix is designed and simulated in the II Altera environment.. First, using the Quartus II phaselocked loop module (PLL) generation Quad a difference of 900 phase 250MHz clock signal, and then use the Quartus II provides the counting module (counter) produced four counting module, respectively by the count of the clock signal CLK0, CLK90, clk180, and CLK270 drive, in pulse width were counted. The sum of the last output of the adder is measured by the sum of the II Quartus provided by the adder module (ADD) of the four meter.. The error of the three signals is within the 1ns, and the error is of the order of NS, and the design requirements are met. Keywords: pulse width, pulse counting method, EDA technology, FPGA, Quartus II. 2 引言 隨著數(shù)字信號處理、計算機、無線電等技術(shù)的飛速發(fā)展，脈沖技術(shù)也隨之有著越來越廣的應(yīng)用。它與一般常見的正弦波的區(qū)別在于不是連續(xù)波形而是斷續(xù)波形。 ② 脈沖上升時間（前沿過度時間）：指脈沖幅度從 10%上升到 90%的這段時間。在 21 世紀(jì)，脈寬測量儀的發(fā)展非?？欤饕芯糠较蚴歉倪M(jìn)、創(chuàng)造新的測量原理、方法和儀器，以便以更高的精度和速度自動進(jìn)行測量和數(shù)據(jù)處理，并想多功能、小型化、高性價比的方向發(fā)展。到今天脈沖寬度測量已開始并正向智能、精細(xì)的方向發(fā)展。再調(diào)節(jié)延遲控制，使得波形的下一個下降沿通過同一個標(biāo)尺點。 脈沖信號 時標(biāo)信號 輸出信號 脈沖信號 晶振 譯碼顯示 分頻器 主控 計數(shù)器 主控門 5 針對減小或者消除針對 1t 和 2t 的誤差影響提出了內(nèi)插拓展法，其基本原理是：用上述計數(shù)器法測得的 1xt ，并在 1t 和 2t 時間段內(nèi)，用恒流源給電容充電，然后以比充電速度慢得多的速度使電容放電至充電前狀態(tài)。 基于單片 機的脈沖寬度測量 基于單片機的脈沖寬度測量原理框圖如圖 33 所示。若連續(xù)測量 N 個脈沖的寬度，則重復(fù)上述過程。 圖 34 基于 FPGA 的脈寬測量原理圖 脈寬測量方案比較及確定 根據(jù)上面介紹的用示波器測量脈沖參數(shù)的方法我們可以知道，有時候示波器并不能測出脈沖寬度和及周期，如，當(dāng)測量低頻信號（例如 1Hz 以下低頻信號）時， 示波器往往無法讀出。該技術(shù)以計算機為工具來完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計仿真的工作，設(shè)計人員只需要完成對系統(tǒng)功能的描述就可以由計算機軟件進(jìn)行進(jìn)行處理，得到設(shè)計結(jié)果。 采取硬件描述語言 HDL 來描述 10 萬門以上的設(shè)計，并形成了