【正文】 制器高實(shí)時(shí)性、微型化、高可靠性和低成本的需要，基于 FPGA 的預(yù)測(cè)控制器能進(jìn)一步擴(kuò)大預(yù)測(cè)控制的應(yīng)用領(lǐng)域。同時(shí)，隨著半導(dǎo)體技術(shù)的發(fā)展， FPGA 的成本一直在不斷降低，完全可以滿足系統(tǒng)對(duì)低成本的要求。 2) 高集成性及控制器微型化： FPGA 芯片采用芯片級(jí)封裝（ CSP），其芯片的體積已經(jīng)縮小到 mm 級(jí)。這種方案實(shí)現(xiàn)的系統(tǒng)具有很高的性能，而且開(kāi)發(fā)周期短，開(kāi)發(fā)難度相對(duì)較小。然而由于采用 FPGA 芯片實(shí)現(xiàn)控制器的所有功能，開(kāi)發(fā)周期長(zhǎng)，開(kāi)發(fā)的難度大。 FPGA 實(shí)現(xiàn)預(yù)測(cè)控制器的優(yōu)勢(shì) 作為專用集成電路領(lǐng)域中的一種新型的半定制電路， FPGA 的出現(xiàn)，既解決了專用定制電路（ ASIC）的不足，又克服了原有可編程器件門電路數(shù)有限、無(wú)法實(shí)現(xiàn)復(fù)雜功能的缺點(diǎn)。因此，如何在有限的采樣間隔內(nèi)快速找到最優(yōu)解，是預(yù)測(cè)控制算法最困難的環(huán)節(jié)。新的應(yīng)用領(lǐng)域?qū)刂破魈岢隽诵碌囊螅绺邔?shí)時(shí)性、微型化、高可靠性和低成本等。預(yù)測(cè)控制已成為在工業(yè)領(lǐng)域中應(yīng)用的主要先進(jìn)控制策略，給企業(yè)帶來(lái)巨大的效益。正是在這種背景下， Richalet 等人于 20 世紀(jì) 70 年代末提出了預(yù)測(cè)控制。 預(yù)測(cè)控制的發(fā)展和應(yīng)用 以狀態(tài)空間法為基礎(chǔ)的現(xiàn)代控制理 論自創(chuàng)立以來(lái)，已得到了迅速發(fā)展，特別是在航天、航空領(lǐng)域取得了令人矚目的成就，并且對(duì)自動(dòng)控制技術(shù)的發(fā)展起到了積極的推動(dòng)作用。雖然現(xiàn)有許多技術(shù)充分使用 FPGA 芯片，如等離子電視、液晶電視和電腦網(wǎng)絡(luò)路由器，但它們?cè)跇?biāo)準(zhǔn)臺(tái)式機(jī)上的應(yīng)用卻十分有限。 ” 雖然當(dāng)前市場(chǎng)上銷售的電腦大多數(shù)內(nèi)核超過(guò)一個(gè)，可以同時(shí)實(shí)施不同任務(wù)，但傳統(tǒng)多核處理器只能共用一個(gè)存儲(chǔ)源，這降低了運(yùn)算速度。這項(xiàng)研究由英國(guó)格拉斯哥大學(xué)的韋姆 不過(guò)， FPGA 芯片可由用戶安裝到特定電路，它們的功能不是在出廠時(shí) 2 就設(shè)定好的。如今，美英研究人員開(kāi)發(fā)的中央處理器 (CPU)將 1000 個(gè)內(nèi)核有效集成于一個(gè)芯片上。由于它采用多步預(yù)測(cè)，滾動(dòng)優(yōu)化和反饋校正等控制策略，因而控制效果好，魯棒性強(qiáng)，適用于對(duì)不易建立精確數(shù)學(xué)模型且比較復(fù)雜的工業(yè)生產(chǎn)過(guò)程進(jìn)行控制，因此它一出現(xiàn)就受到國(guó)內(nèi)外工程界和控制界的重視，在現(xiàn)代工業(yè)控制中得到了廣泛的應(yīng)用。Processor arrays。處理器陣列 。包括系統(tǒng)的總體結(jié)構(gòu)設(shè)計(jì)，基本的處理器單元的設(shè)計(jì)，遞推求逆算法的處理器陣列設(shè)計(jì)，輸出預(yù)測(cè)的處理器陣列設(shè)計(jì)，控制增量的計(jì)算，參數(shù)辨識(shí)等。 I 基于 FPGA 的預(yù)測(cè)控制器 設(shè)計(jì) 摘 要 預(yù)測(cè) 控制是隨著自適應(yīng)控制的研究而發(fā)展起來(lái)的一種先進(jìn)的計(jì)算機(jī)控制算法， FPGA 具有很強(qiáng)的并行運(yùn)算能力，運(yùn)行速度快，采用 FPGA 陣列處理器實(shí)現(xiàn)預(yù)測(cè)控制系統(tǒng) ， 能大幅提高預(yù)測(cè)控制的在線優(yōu)化速度 。針對(duì)基于 FPGA硬件實(shí)現(xiàn)的特點(diǎn)介紹了求解預(yù)測(cè)控制中逆矩陣的遞推算法，設(shè)計(jì)出了預(yù)測(cè)控制的處理器陣列結(jié)構(gòu) .在設(shè)計(jì)中采用層次化，模塊化的思想，將整個(gè)算法劃分成多個(gè)功能模塊，畫(huà)出了各模塊的流程圖。FPGA。 FPGA。它的問(wèn)世，一方面是受到了計(jì)算機(jī)技術(shù)發(fā)展的推動(dòng)，另一方面也來(lái)自復(fù)雜工業(yè)控制實(shí) 踐向高層優(yōu)化控制提出的挑戰(zhàn)。 當(dāng)前的個(gè)人電腦使用雙核、 4 核、 16 核處理器來(lái)執(zhí)行各項(xiàng)任務(wù)。 研究人員采用了一種名為 “ 現(xiàn)場(chǎng)可編程門陣列 ”( 以下簡(jiǎn)稱 “FPGA”) 的芯片，使得微晶片就像都含有數(shù)百萬(wàn)個(gè)晶體管一樣，而晶體管則是任何電路的基本組成部分。在測(cè)試中， FPGA 芯片每秒能處理 5GB 的數(shù)據(jù)，處理速度大概相當(dāng)于當(dāng)前臺(tái)式機(jī)的 20 倍。 FPGA 芯片的處理能力強(qiáng)大，由于速度更快，能耗相當(dāng)?shù)?，是我們更為環(huán)保的選擇。在測(cè)試中， FPGA芯片每秒能處理 5GB 的數(shù)據(jù)，處理速度大概相當(dāng)于當(dāng)前臺(tái)式機(jī)的 20 倍 范德堡韋德博士說(shuō)： “ 這只是初期概念驗(yàn)證研究，我們?cè)噲D展示對(duì) FPGA 編程的便捷 方式，令其超高速處理的潛力可以更為廣泛地應(yīng)用于未來(lái)的運(yùn)算器和電子設(shè)備上。 ” 范德堡韋德希望在 20xx 年 3 月應(yīng)用重構(gòu)運(yùn)算國(guó)際研討會(huì)上詳細(xì)介紹他的研究發(fā)現(xiàn)。因此，很多學(xué)者開(kāi)始打破傳統(tǒng)控制思想和體系框架的束縛，試圖面向工業(yè)過(guò)程的具體特點(diǎn)，尋找對(duì)模型要求低、在線計(jì)算方便、綜合效果好的控制算法。 正是由于預(yù)測(cè)控制具有上述的特點(diǎn)及優(yōu)勢(shì)，使其特別適用于控制無(wú)法建立精確數(shù)字模型的復(fù)雜的現(xiàn)代工業(yè)生產(chǎn)過(guò)程，所以它一出現(xiàn)就受到國(guó)內(nèi)外工程界的重視，并在復(fù)雜工業(yè)過(guò)程中得到成功應(yīng)用，顯示出強(qiáng)大的生命力，它的應(yīng)用領(lǐng)域也已擴(kuò)展到諸如化工 、石油、電力、冶金、機(jī)械、國(guó)防、輕工等各工業(yè)部門。由于預(yù)測(cè)控制具有在不確定環(huán)境下進(jìn)行優(yōu)化控制的共性機(jī)理，使其應(yīng)用也逐漸跨越工業(yè)過(guò)程，延伸到航空、機(jī)電、環(huán)境、網(wǎng)絡(luò)、交通等眾 多領(lǐng)域，已成功應(yīng)用于航海、航空、道路運(yùn)輸以及一些微型設(shè)備中。由于預(yù)測(cè)控制的優(yōu)化過(guò)程是在有限的采樣時(shí)間間隔內(nèi)反復(fù)在線計(jì)算求解 5 優(yōu)化問(wèn)題，這就需要準(zhǔn)確快速的優(yōu)化算法，在每個(gè)時(shí)間間隔內(nèi)快速準(zhǔn)確地求出最優(yōu)解。因此，為滿足新的應(yīng)用領(lǐng)域的要求，需要尋求新的方法加快預(yù)測(cè)控制算法的在線求解速度，提高其控制器的實(shí)時(shí)性。這種方法的優(yōu)點(diǎn)是系統(tǒng)結(jié)構(gòu)比較簡(jiǎn)單，運(yùn)算速度快，實(shí)時(shí)性高。 Nios II 處理器是可定制的，并且可以通過(guò)自定制指令和硬件加速器來(lái)提高算法的運(yùn)算速度，提升系統(tǒng)性能。因此，采用 FPGA 芯片實(shí) 現(xiàn) MPC 算法，就能使其在線求解速度得到提高，提高其控制器的實(shí)時(shí)性。而且 FPGA 在軍事及航空航天領(lǐng)域的廣泛應(yīng)用證實(shí)了其高可靠性。此外，隨著半導(dǎo)體技術(shù)的發(fā)展， FPGA 的功耗不斷降低，非常適合于要求低功耗設(shè)備的場(chǎng)合。 FPGA 技術(shù) FPGA 是由可配置（或者可編程）邏輯塊組成的數(shù)字集成電路，用戶可根據(jù)功能需求對(duì)其進(jìn)行重新配置，以實(shí)現(xiàn)用戶的功能。FPGA 在通信、數(shù)據(jù)處理、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用；隨著功耗和成本的進(jìn)一步降低， FPGA 還將進(jìn)入更多的應(yīng)用領(lǐng)域?？删幊踢壿嫻δ軌K是實(shí)現(xiàn)用戶功能的基本單元，多個(gè)邏輯功能塊通常規(guī)則地排成一個(gè)陣列結(jié)構(gòu)，分布于整個(gè)芯片；可編程輸入 /輸出塊完成 9 芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi) 部互連資源包括各種長(zhǎng)度的連線線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)可編程邏輯塊或輸入 /輸出塊連接起來(lái)，構(gòu)成特定功能的電路。圖 為 Xilinx 公司的 FPGA 結(jié)構(gòu)示意圖。為了使 FPGA 有更靈活的應(yīng)用，目前大多 數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過(guò)軟件的靈活配置，可以適配不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。 FPGA 內(nèi)部嵌入 CPU 或 DSP 等處理器，使 FPGA 在一定程度上具備了實(shí)現(xiàn)軟硬件聯(lián)合系統(tǒng)的能力， FPGA 正逐步成為 SOPC（ System On Programmable Chip）的高效設(shè)計(jì)平臺(tái)。與專用集成電路 ASIC 相比， FPGA 具有靈活性高、設(shè)計(jì)周期短、成本低、風(fēng)險(xiǎn)小等優(yōu)勢(shì)，因而得到了廣泛應(yīng)用，各項(xiàng)相關(guān)技術(shù)也迅速發(fā)展起來(lái)，F(xiàn)PGA 目前已 經(jīng)成為數(shù)字系統(tǒng)設(shè)計(jì)的重要硬件基礎(chǔ)。 SOPC 技術(shù) 可編程片上系統(tǒng)（ System On Programmable Chip， SOPC）是一種特殊的嵌入式系統(tǒng)，是由美國(guó) Altera 公司于 20xx 年最早提出的。目前最常用的嵌入式系統(tǒng)大多采用了含有 ARM 的 32 位 IP 處理器核的器件。在第一種實(shí)現(xiàn)方案中，由于硬核是預(yù)先植入的，其結(jié)構(gòu)不能改變，功能也相對(duì)固定，無(wú)法裁減硬件資源，而且此類硬核多來(lái)自第三方公司，其知識(shí)產(chǎn)權(quán)費(fèi)用導(dǎo)致成本地增加。 HardCopy 就是利用原有的 FPGA 開(kāi)發(fā)工具，將成功實(shí)現(xiàn)于 FPGA 器件上的 SOPC 系統(tǒng)通過(guò)特定的技術(shù)直接向 ASIC 轉(zhuǎn)化， 從而克服傳統(tǒng) ASIC 設(shè)計(jì)中普遍存在的問(wèn)題。 Nios II 處理器系列包括了三種核心 —— 快速型（ Nios II/f）、經(jīng)濟(jì)型（ Nios II/e）和標(biāo)準(zhǔn)型（ Nios II/s）內(nèi)核 —— 每種都針對(duì)不同的性能范圍和成本而優(yōu)化。 Nios II 處理器系統(tǒng)中包含兩類可以在 FPGA 中實(shí)現(xiàn)的外設(shè)：標(biāo)準(zhǔn)外設(shè)和定制外設(shè)。 Avalon 總線是一種相對(duì)簡(jiǎn)單的總線結(jié)構(gòu)，主要用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成可編程片上系統(tǒng)。 Quartus II 軟件是 Altera 公司的綜合開(kāi)發(fā)工具，它集成了 Altera 的 FPGA/CPLD 開(kāi)發(fā)流程中所涉及的所有工具和第三方軟件接口。 SOPC Builder 是 SOPC 系統(tǒng)的主要開(kāi)發(fā)工具。 SOPC Builder 的組件庫(kù)包含了從簡(jiǎn)單的固定邏輯的功能塊到復(fù)雜的、參數(shù)化的、可以動(dòng)態(tài)生成的子系統(tǒng) 等一系列的組件。在 SOPC Builder 和 Nios II IDE 自動(dòng)生成的仿真環(huán)境中，能夠十分方便地對(duì) Nios II 處理器系統(tǒng)進(jìn)行仿真?；? FPGA 的 SOPC 設(shè)計(jì)總體上也遵循上述的開(kāi)發(fā)流程，同時(shí)也具有一定的特殊性。 硬件系統(tǒng)設(shè)計(jì)首先從 SOPC Builder 中選取滿足需求的 Nios II 處理器核、存儲(chǔ)器以及各其他外圍器件，并定制和配置它們的功能；分配外設(shè)地址及中斷號(hào)，設(shè)定復(fù)位地址；設(shè)計(jì)者也可以添加自身定制指令邏輯和自己設(shè)計(jì)的 IP 模塊到 Nios II 內(nèi)核以提升處理器性能。 Altera 提供了 Nios II CPU 外設(shè)驅(qū)動(dòng)程序和硬件抽象層（ HAL），使用戶能夠快速編寫(xiě)與低層硬件細(xì)節(jié)無(wú)關(guān)的 17 Nios II 程序，除了應(yīng)用代碼，設(shè)計(jì)者還可以在 Nios II IDE 工程中設(shè)計(jì)和重新使用定制庫(kù)。 SOPC 開(kāi)發(fā)流程簡(jiǎn)圖流程如圖 所示。其機(jī)理可描述為：在每一采樣時(shí)刻，根據(jù)當(dāng)前測(cè)量信息，求解一個(gè)有限時(shí)域開(kāi)環(huán)最優(yōu)控制問(wèn)題，并將得到的控制序列的第一個(gè)元素作用到被控制 對(duì)象上直至下一個(gè)采樣周期，在下一時(shí)刻重復(fù)上述過(guò)程。預(yù)測(cè)控制對(duì)模型結(jié)構(gòu)沒(méi)有嚴(yán)格的要求，在信息的基礎(chǔ)上根據(jù)功能要求按照最方便的途徑建立模型。 CARIMA 模型具有以下特點(diǎn)：（ 1）非平穩(wěn)擾動(dòng)（ 2）可保證系統(tǒng)輸出穩(wěn)態(tài)誤差為0。這里介紹 GPC 的原來(lái)，設(shè) 1)( 1 ??qC 。 預(yù)測(cè)模型 考慮如下的 CARIMA 模型 ??? ????? /)()()()()()( 11)1(1 tqCtuqBqtyqA d ? () 其展開(kāi)形式為： ?????? ???????????ri imi ini i itcidtubityaty 0 ,10 ,11 ,1 )1()()1()1( ? () 其中 )(ty ， )(tu ， )(t? 分別為系統(tǒng)的輸出、控制量和白噪聲， n, m, r 分別為對(duì)應(yīng)的多項(xiàng)式的階次， d+1 為系統(tǒng)的純滯后。從而推得求逆矩陣的遞推算法。這也就為利用 FPGA 實(shí)現(xiàn)預(yù)測(cè)控制算法的可行性提供了依據(jù)，下面就在算法中主要運(yùn)用的單元進(jìn)行介紹。并且設(shè)置有 EN 和 CLRN 輸入端，可以對(duì)各模塊清零和控制。并且將其封裝成 IP 模塊，以便在以后編寫(xiě)主程序是使用。 圖 A/D 轉(zhuǎn)換 的模塊 這是時(shí)序仿真波形，經(jīng)過(guò)驗(yàn)證該模塊的程序能夠?qū)崿F(xiàn)預(yù)想功能。 圖 D/A 轉(zhuǎn)換 的 時(shí)序仿真波形 在 FPGA 中實(shí)現(xiàn)預(yù)測(cè)控制算法必然用到上述的模塊，所以研究上述模塊的功能是不可避免的。實(shí)現(xiàn)整個(gè) MPC算法的 C/C++程序運(yùn)行在 Nios ‖處理器中。 Nios II 處理器內(nèi)核 Nios II 處理器內(nèi)核是 Nios II 處理器的核心，內(nèi)核實(shí)現(xiàn)了處理器的最基本和最關(guān)鍵的功能，如運(yùn)算器、存儲(chǔ)管理、指令系統(tǒng)等。 34 Nios II/f 內(nèi)核性能超過(guò)了 300 MIPS（ Dhrystones 基準(zhǔn)測(cè)試），它非常適合性能關(guān)鍵的應(yīng)用，以及代碼或者數(shù)據(jù)量較大的應(yīng)用，例如運(yùn)行全功能操作系統(tǒng)等。 高級(jí)異常支持 硬件除法選項(xiàng) 本文配置的 Nios II/f 核大約需要使用 14001800 個(gè)邏輯單元， 3 個(gè) M4K 片內(nèi)存儲(chǔ)器。本系統(tǒng)選擇二級(jí)調(diào)試功能大約需要使用 800900 個(gè)邏輯單元， 2 個(gè) M4K 片內(nèi)存儲(chǔ)器，支持 JTAG 連接，軟件下載和軟件斷點(diǎn)調(diào)試、硬件斷點(diǎn)調(diào)試和數(shù)據(jù)觸發(fā)五種功能。 JTAG UART IP 核通過(guò) Avalon 總線和 JTAGDebug 模塊相連接，利用 JTAG 連接實(shí)現(xiàn)一個(gè) UART 的功能，在調(diào)試過(guò)程中可以將信息通過(guò)它顯示在終端上，也可以輸入調(diào)試命令通過(guò)它控制整個(gè)系統(tǒng)。 timer IP 核 Timer IP 核可以完成定時(shí)和計(jì)數(shù)功能，在 Nios II 系統(tǒng)中，用戶可以根據(jù)需要添加配置多個(gè) Timer。當(dāng)定時(shí)器計(jì)數(shù)到設(shè)定周期數(shù)時(shí)，處理器產(chǎn)生定時(shí)中斷，處理器進(jìn)行中斷處理。 UART 核實(shí)現(xiàn)了 RS232 協(xié)議，可以改變其波特率、奇偶校驗(yàn)位、停止位、傳輸?shù)臄?shù)據(jù)位以及其他可選的 RTSCTS 流控制信號(hào)等。 SPIIP核 SPI 是一個(gè)嵌入式系統(tǒng)常用的工業(yè)標(biāo)準(zhǔn)串行協(xié)議，用來(lái)連接微處理器與多個(gè)片外傳感器、轉(zhuǎn)換器、存儲(chǔ)器和控制設(shè)備。 SPI IP 核的配置主要包括主 /從設(shè)置、數(shù)據(jù)寄存器設(shè)置和時(shí)序設(shè)置，比較簡(jiǎn)單。 controller IP 核 如果系統(tǒng)的程序代碼和數(shù)據(jù)需要的存儲(chǔ)容量比較大，則通常需要片外存儲(chǔ)器，如 SDRAM 存儲(chǔ)器。本系統(tǒng) SDRAM