【正文】 k1高電平為調(diào)時(shí)，低電平為調(diào)分 Q_hourb: OUT INTEGER RANGE 0 TO 9。 end one。then c=b。 c: out std_logic )。 use 。 end process。 end if。 if(sl9)then sl=sl+1。139。)then sh=0000。 sl:buffer std_logic_vector(3 downto 0))。 use 。 end process。 end if。 co=39。 elsif t01001 then t0:=t0+1。139。 begin if clk39。 co:out std_logic。 （ 2）分計(jì)數(shù)模塊 library ieee。 28 sqmsh=t1。039。 else t0:=0000。 then if t1=0101 and t0=1000 then co=39。 t0:=0000。 architecture SEC of SECOND is begin process(cp,clr) variable t1,t0:std_logic_vector(3 downto 0)。 entity SECOND is port(cp,clr:in std_logic。 end architecture art。139。 q:out std_logic)。 end architecture art。 else cqi=cqi+1。 process (clk) is begin if clk39。 when cqi=250 and clk=39。 end entity。 （ 5） library ieee。 end if。event and clk=39。039。 Architecture art of t50e is signal cqi : integer range 1 to 50e3。 use 。 end if。139。else 39。 begin co=39。 entity t200 is port( clk :in std_logic。 end process。then if cqi=5 then cqi=1。039。139。 co:out std_logic)。 end architecture art。 else cqi=cqi+1。 process (clk) is begin if clk39。 when cqi=25000 and clk=39。 end entity。必將成為我人生旅途上一個(gè)非常美好的回憶！ 參考文獻(xiàn) [1] 劉皖，何道君，譚明編著 .FPGA設(shè)計(jì)與應(yīng)用 [M].北京： 清華大學(xué)出版社 ， ： 1216 [2] 廖日坤 .CPLD/FPGA嵌入式應(yīng)用開發(fā)技術(shù)白金手冊(cè) [M].北京： 中國(guó)電力出版社， 2020： 212218 [3] 著，徐振林等譯 .Verilog HDL 硬件描述語言 [M].北京：機(jī)械工業(yè)出版社， 2020： 3642 [4] 侯伯亨 ， 顧新 .VHDL硬件描述語言與數(shù)字電路邏輯設(shè)計(jì) [M].西安：西安電子科技大學(xué)出版社，2020： 1216 [5] 高吉祥 .電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程 設(shè)計(jì) [M].北京： 電子工業(yè)出版社， 2020： 6773 [6] 李國(guó)洪 ， 沈明山 .可編程器件 EDA技術(shù)與實(shí)踐 [M].北京：機(jī)械工業(yè)出版社 ， 2020： 5657 [7] 張慶雙 .電子元器件的選用與檢測(cè) [M].北京： 機(jī)械工業(yè)出版社， 2020： 2325 [8] 李婷 .基于 FPGA的按鍵彈跳消除模塊的研究與應(yīng)用 [J].科技創(chuàng)新導(dǎo)報(bào)， 2020， （ 2）： 8283 [9] 邢遠(yuǎn)秀，陳姚節(jié) .鍵盤消抖電路的研究與分析 [J].中國(guó)科技信息， 2020， （ 1）： 2022 [10] 王開軍 ， 姜宇柏 .面向 CPLD/FPGA的 VHDL設(shè)計(jì) [M].北京： 機(jī)械工業(yè)出版社 ， 2020： 2865 [11] 劉君，常明，秦娟 .基于硬件描述語言（ VHDL）的數(shù)字時(shí)鐘設(shè)計(jì) [J].天津理工大學(xué)學(xué)報(bào)， 2020，23(4)： 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顯示塊的數(shù)據(jù)的時(shí)候，讓其它位不顯示，然后在顯示下一位的數(shù)據(jù)，同時(shí)關(guān)閉其他顯示塊?？刂葡鄳?yīng)的二極管導(dǎo)通，就能顯示出各種字符，盡管顯示的字符形狀有些失真，能顯示的數(shù)符數(shù)量也有限，但其控制簡(jiǎn)單，使有也方便。若顯示器的位數(shù)不大于 8 位，則控制顯示器公共極電位只需一個(gè) 8 位 I/O口（稱為掃描口或字位口），控制各位 LED 顯示器所顯示的字形也需要一個(gè) 8 位口（稱為數(shù)據(jù)口或字形口）。由此可知，本模塊滿足設(shè)計(jì)要求。設(shè)計(jì)思路為：通過 K2 來進(jìn)行時(shí)間切換，當(dāng) K2 為高電平時(shí)，輸出正常計(jì)時(shí)時(shí)間；當(dāng) K2 為低電平時(shí)，輸出定時(shí)時(shí)間。 給 clk 接入一定脈沖， speaktime 為一秒，當(dāng) Q_Y 為高電平時(shí)，伴隨時(shí)鐘脈沖下一個(gè)周期的到來， q_20s 由低電平變?yōu)楦唠娖?，高電平持續(xù)時(shí)間與時(shí)鐘脈沖的一個(gè)周期相等，實(shí)際測(cè)試時(shí)，時(shí)鐘脈沖為 1Hz 的秒信號(hào)，所以報(bào)警時(shí)長(zhǎng)為 1s；當(dāng)設(shè)定 speaktime 為 15 秒時(shí)， q_20s 伴隨時(shí)鐘脈沖下一個(gè)周期的到來，由低電平變?yōu)楦唠娖?，持續(xù)時(shí)間與時(shí)鐘脈沖的 15 個(gè)周期相等，可實(shí)現(xiàn)15s 的報(bào)警時(shí)長(zhǎng)。 圖 223 報(bào)警時(shí)長(zhǎng)設(shè)定模塊波形仿真 圖 蜂鳴器發(fā)聲模塊 本設(shè)計(jì)需用兩個(gè)蜂鳴器，一個(gè)蜂鳴器用于學(xué)校作息時(shí)間報(bào)時(shí)，另外一個(gè)蜂鳴器用于鬧鐘報(bào)警。 報(bào)警時(shí)長(zhǎng)設(shè)定模塊 如圖 222 所示 分別為 報(bào)警時(shí)長(zhǎng)設(shè)定模塊 符號(hào) 圖和 RTL 圖。 圖 221 打鈴模塊波形仿真圖 如圖 221 所示 為 打鈴模塊波形仿真圖。 圖 218 比較模塊波形 仿真圖 打鈴模塊設(shè)計(jì) 圖 219 打鈴模塊設(shè)計(jì)框圖 如圖 219 所示 為 打鈴模塊設(shè)計(jì)框圖。 圖 216 比較模塊設(shè)計(jì)框圖 如圖 217 所 示 為 比較模塊 符號(hào) 圖。 圖 214 定時(shí)模塊 符號(hào) 圖 如圖 215 所示 為 定時(shí)模塊波形仿真圖。本模塊主要由定時(shí)模塊、比較模塊組成，另外還有正常計(jì)時(shí)時(shí)間和定時(shí)時(shí)間輸出選擇切換模塊，連接基本數(shù)字鐘模塊的時(shí)、分、秒輸出，以及定時(shí)時(shí)間的時(shí)、分輸出，另一端連接動(dòng)態(tài)顯示模塊，通過外部按鍵來選擇基本時(shí)鐘或者是鬧鐘時(shí)間設(shè)定的顯示。 圖 212 調(diào)時(shí) 模塊 波形仿真 圖 如圖 212 所示 為調(diào)時(shí) 模塊 波形仿真圖 。 clk 接分計(jì)時(shí)模塊的僅為輸出，給定時(shí)鐘信號(hào)， clr 高電平清零無效，每次達(dá)到時(shí)鐘脈沖上升沿時(shí)，時(shí)計(jì)數(shù)低位 sl 計(jì)一個(gè)數(shù)，計(jì)到9 時(shí) 向高位進(jìn)位，當(dāng)計(jì)到 24 時(shí)，高、低都變?yōu)榱?，?jì)數(shù)重新開始，由仿真圖可知此模塊設(shè)計(jì)滿足設(shè)計(jì)要求。給 clk 一定時(shí)鐘信號(hào)之后， clr 高電平清零無效，每次達(dá)到時(shí)鐘脈沖上升沿時(shí)，分計(jì)數(shù)低位 min0 計(jì)一個(gè)數(shù)，計(jì)到 9 時(shí)向高位進(jìn)位，當(dāng)計(jì)到 59 時(shí)，模塊進(jìn)位輸出 co 產(chǎn)生一個(gè)脈沖信號(hào)，由仿真圖可知此模塊設(shè)計(jì)滿足設(shè)計(jì)要求。由圖可以看出，隨著 1s 時(shí)鐘脈沖上升沿的到來，每來一次秒計(jì)數(shù)的低位就產(chǎn)生一個(gè)脈沖，當(dāng)計(jì)到 9 時(shí)變?yōu)?0，秒計(jì)數(shù)的高位變?yōu)?1，當(dāng)?shù)臀粸?9，高位為 5 時(shí)，也就是計(jì)到 59 時(shí)，高、低位都變?yōu)?0，且輸出 co 產(chǎn)生一個(gè)脈沖信號(hào)， 由 仿真圖 可知 滿足設(shè)計(jì)的要求。 圖 25 消抖模塊波形仿真 時(shí)鐘模塊設(shè)計(jì) 時(shí)鐘模塊是學(xué)校打鈴器最基本的模塊，主要實(shí)現(xiàn)基本計(jì)時(shí)、調(diào)時(shí) 、 調(diào)分功能，包括秒計(jì)數(shù)模塊、分計(jì)數(shù)模塊、時(shí)計(jì)數(shù)模塊 和調(diào)時(shí)模塊 。 圖 24 消抖模塊 符號(hào) 圖 本設(shè)計(jì)的按鍵消抖模塊內(nèi)部電路相當(dāng)于一個(gè) D 觸發(fā)器，該模塊在這里實(shí)現(xiàn)的比較簡(jiǎn)單，原理是當(dāng)有按鍵按下的時(shí)候， d 會(huì)變成高電平，當(dāng)有時(shí)鐘上升沿到來且按鍵按下時(shí)， q 輸出高電平。按鍵消抖模塊一般有硬件和軟件兩種方式，硬件就是加入去 抖動(dòng) 電路，這樣從根本上解決了按鍵抖動(dòng)問題，除了專用電路以外，還可用編程FPGA 或者 CPLD 設(shè)計(jì)相應(yīng)的邏輯和時(shí)序電路，對(duì)按鍵信號(hào)進(jìn)行處理，同樣可以達(dá)到去抖動(dòng)的目的，本次設(shè)計(jì)中采用 硬件模塊消抖動(dòng) 方式。 其中 25k分頻的輸出作為按鍵消抖模塊的輸 入時(shí)鐘信號(hào)，其頻率為 1kHz；200 分頻的輸出作為計(jì)時(shí)模塊調(diào)分模塊的時(shí)鐘輸入，其頻率為 5Hz，周期為 ； 5 分頻的輸出作為計(jì)時(shí)模塊中秒計(jì)時(shí)的輸入，為 1Hz 頻率的 1s 時(shí)鐘信號(hào)； 50k 分頻的輸出作為動(dòng)態(tài)掃描模塊的輸入時(shí)鐘，其頻率為 500Hz； 250 分頻的輸出作為計(jì)時(shí)模塊調(diào)時(shí)模塊的輸入時(shí)鐘，其頻率為 2Hz，周期為 。譯碼顯示電路由七段譯碼器完成，顯示由數(shù)碼管構(gòu)成。計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。 圖 21 數(shù)字鐘部分結(jié)構(gòu)組成 自動(dòng) 打鈴器總體構(gòu)成 本設(shè)計(jì)內(nèi)容為基于 FPGA 的學(xué)校打鈴器，控制器底層模塊采用硬件描述語言設(shè)計(jì) ，頂層模塊設(shè)計(jì)方法采用原理圖方式；打鈴器具有計(jì)時(shí)功能，能對(duì)時(shí)、分、秒正常計(jì)時(shí)和顯示；又具有定時(shí)打鈴功能，當(dāng)設(shè)定的打鈴時(shí)間與學(xué)校上下課時(shí)間點(diǎn)相同時(shí)打鈴；并且計(jì)時(shí)時(shí)間、定時(shí)時(shí)間、打鈴時(shí)長(zhǎng)（ 1S~15S 內(nèi)）自由設(shè)置和調(diào)整，其數(shù)據(jù)信息通過數(shù)碼管或 LCD 顯示。數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。最后可以 用得到的編程文件通過編程電纜配置PLD， 進(jìn)行在線測(cè)試 。 其設(shè)計(jì)流程包括 設(shè)計(jì)輸入 、 編譯、仿真與定時(shí)分析、編程與驗(yàn)證。使用 FPGA器件，一般可在幾天到幾周內(nèi)完成一個(gè)電子系統(tǒng)的設(shè)計(jì)和制作，可以縮短研制周期，達(dá)到快速上市和進(jìn)一步降低成本的要求。隨后，出現(xiàn)了一類結(jié)構(gòu)稍微復(fù)雜的可編程芯片，即可編程邏輯陣列（ Programmable Logic Array， PLA）。因此說，了解了可編程邏輯器件的發(fā)展歷程，也就了解了 FPGA 的發(fā)展歷程。同時(shí)，借助于開發(fā)設(shè)計(jì)平臺(tái)，可以進(jìn)行系統(tǒng)的仿真 和硬件測(cè)試等 。因此，研究時(shí)鐘及 擴(kuò)展 應(yīng)用，有著非?，F(xiàn)實(shí)的意義。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)時(shí)鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。 關(guān)鍵詞： 打鈴器 現(xiàn)場(chǎng)可編程門陣列 硬件描述語言 第一章 緒論 選題目的 當(dāng)今社會(huì)，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。系統(tǒng)主芯片采用美國(guó) Altera公司的 EP3C40F484I7器件，由時(shí)鐘模塊、控制模塊、鬧鐘模塊、定時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及報(bào)時(shí)等模塊組成，由按 鍵進(jìn)行時(shí)鐘的校時(shí)、清零、啟停等。 本設(shè)計(jì)的學(xué)校打鈴器采用基于現(xiàn)場(chǎng)可編程門陣列（ FPGA）的方法，底層模塊采用硬件描述語言（ HDL）設(shè)計(jì)，不僅能對(duì)時(shí)、分、秒正常計(jì)時(shí)和顯示，而且還可進(jìn)行鬧鈴時(shí)間的設(shè)定，上下課時(shí)間報(bào)警，報(bào)警時(shí)間 115 秒設(shè)置 。 系統(tǒng)運(yùn)行穩(wěn)定，設(shè)計(jì)方法可行。數(shù)字化的時(shí)鐘給人們帶來了極大的方便。諸如定 時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以時(shí)鐘數(shù)字化為基礎(chǔ)的。在可編程邏輯器件（ PLD）內(nèi)部， 數(shù)字電路 可 用 硬件描述 語言可以進(jìn)行方便的描述，經(jīng)過生成元件后可作為一個(gè)標(biāo)準(zhǔn)元件進(jìn)行調(diào)用。 FPGA 的發(fā)展