【正文】 基于 FPGA 的 自動 打鈴器的設(shè)計 學(xué) 院 電 子 工 程 學(xué) 院 學(xué) 號 11111010103 班 級 A1121班 專 業(yè) 電 子 信 息 工 程 姓 名 何樹良 指 導(dǎo) 教 師 羅靜 目 錄 第一章 緒論 ............................................ 4 選題目的 ............................................................................................... 4 FPGA 的發(fā)展歷程 .......................................................................... 4 FPGA的 優(yōu) 點 ............................................................................... 5 器件及工具介紹 ............................................................................. 5 QuartusⅡ 設(shè)計步驟 ...................................................................... 5 第二章 系統(tǒng)方案設(shè)計 .................................... 5 設(shè)計方案分析與選 擇 ........................................................................... 5 自動 打鈴器總體構(gòu)成 ........................................................................... 6 分頻模塊設(shè)計 ....................................................................................... 7 消抖模塊設(shè)計 ....................................................................................... 8 時鐘模塊設(shè)計 ....................................................................................... 8 秒計數(shù)模塊 .................................................................................. 9 分計數(shù)模塊 .................................................................................. 9 時計數(shù)模塊 ................................................................................ 10 調(diào)時 模塊 .......................................................................................... 11 鬧鐘模塊設(shè)計 ..................................................................................... 12 定時模塊 .................................................................................... 12 比較模塊 .................................................................................... 13 打鈴模塊設(shè)計 ..................................................................................... 15 報警模塊設(shè)計 ..................................................................................... 17 報警時長設(shè)定模塊 .......................................................................... 17 蜂鳴器發(fā)聲模塊 ........................................................................ 17 顯示模塊設(shè)計 ..................................................................................... 18 時間切換模塊 ............................................................................ 18 動態(tài)掃描模塊 ............................................................................ 20 按鍵電路設(shè)計 ............................................................................. 22 第三章 實驗結(jié)果分析 ................................... 22 測試過程 ............................................................................................. 22 結(jié)果分析 ............................................................................................. 23 參考文獻 .............................................. 25 附 錄 ................................................ 26 摘 要 自動 打鈴器為學(xué)校上下課時間的準(zhǔn)確控制提供了很大的便利，并且在工廠、辦公室等場合也起到了提醒人們時間的作用，因此打鈴器的設(shè)計有一定的實用意義。 本設(shè)計的學(xué)校打鈴器采用基于現(xiàn)場可編程門陣列（ FPGA）的方法，底層模塊采用硬件描述語言（ HDL）設(shè)計，不僅能對時、分、秒正常計時和顯示，而且還可進行鬧鈴時間的設(shè)定，上下課時間報警，報警時間 115 秒設(shè)置 。系統(tǒng)主芯片采用美國 Altera公司的 EP3C40F484I7器件，由時鐘模塊、控制模塊、鬧鐘模塊、定時模塊、數(shù)據(jù)譯碼模塊、顯示以及報時等模塊組成，由按 鍵進行時鐘的校時、清零、啟停等。本文在介紹 FPGA 器件的基礎(chǔ)上，著重闡述了如何使用 FPGA 器件進行系統(tǒng)的開發(fā)，以及如何實現(xiàn)學(xué)校打鈴系統(tǒng) 。 通過 仿真驗證 及 實際測試 ，打鈴器 具有 正常計時、定時報警、報警時長設(shè)定等功能，可為日常作息提供準(zhǔn)確、便捷的提醒。 系統(tǒng)運行穩(wěn)定，設(shè)計方法可行。 關(guān)鍵詞： 打鈴器 現(xiàn)場可編程門陣列 硬件描述語言 第一章 緒論 選題目的 當(dāng)今社會，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的 年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的時鐘給人們帶來了極大的方便。近些年，隨著科技的發(fā)展和社會的進步，人們對時鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化， 自動 打鈴器就是以時鐘為基礎(chǔ)的，在平時校園生活中是必不可少的工具。 自動 打鈴器的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了時鐘原先的報時功能。諸如定 時自動報警、定時啟閉電路、定時開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時電氣的自動啟用等，所有這些，都是以時鐘數(shù)字化為基礎(chǔ)的。因此，研究時鐘及 擴展 應(yīng)用，有著非常現(xiàn)實的意義。 本設(shè)計 將借助 EDA 技術(shù)，完成基于 FPGA 器件的學(xué)校打鈴器的設(shè)計。 EDA 技術(shù)的發(fā)展經(jīng)歷了一個由淺到深的過程 ，先后經(jīng)歷了 CAD、 CAE 和現(xiàn)代意義上的 EDA 三個階段。在可編程邏輯器件（ PLD）內(nèi)部， 數(shù)字電路 可 用 硬件描述 語言可以進行方便的描述，經(jīng)過生成元件后可作為一個標(biāo)準(zhǔn)元件進行調(diào)用。同時，借助于開發(fā)設(shè)計平臺，可以進行系統(tǒng)的仿真 和硬件測試等 。 對于 數(shù) 字 電子技術(shù) 實驗和 課程設(shè)計 等 ，特別是數(shù)字系統(tǒng)性的課題， 借助 PLD器件和硬件描述語言等開發(fā)手段 ，即可設(shè)計出各種比較復(fù)雜的數(shù)字系統(tǒng)，如設(shè)計頻率計、交通控制燈、秒表等 ，有助于實驗質(zhì)量的提高和對學(xué)生綜合能力的鍛煉。同時， 作為電子信息工程專業(yè)的學(xué)生， EDA技術(shù) 應(yīng)用于 畢業(yè)設(shè)計中 ， 可快速、經(jīng)濟地設(shè)計各種高性能的電子系統(tǒng)，并且很容易實現(xiàn)、修改及完善。 FPGA 的發(fā)展歷程 作為一種可編程邏輯器件，現(xiàn)場可編程門陣列（ Field Programmable Gate Array，F(xiàn)PGA）的出現(xiàn) 是 PLD 發(fā) 展變化的必然，他的出 現(xiàn)推動著可編程邏輯器件的進一步發(fā)展。因此說，了解了可編程邏輯器件的發(fā)展歷程，也就了解了 FPGA 的發(fā)展歷程。 PLD 是 20 世紀(jì) 70 年代發(fā)展起來的一種新型器。它的應(yīng)用不僅簡化了電路設(shè)計，降低了成本，提高了系統(tǒng)的可靠性，而且給數(shù)字系統(tǒng)的設(shè)計方式帶來了革命性的變化，其結(jié)構(gòu)和工藝的變化經(jīng)歷了一個不斷發(fā)展的過程。 20 世紀(jì) 70 年代，早期的可編程邏輯器件只有可編程只讀存儲器（ PROM）、紫外線可擦除只讀存儲器（ EPROM）和電可擦除只讀存儲器（ EEPROM） 3 種。隨后，出現(xiàn)了一類結(jié)構(gòu)稍微復(fù)雜的可編程芯片，即可編程邏輯陣列（ Programmable Logic Array， PLA）。 PLA 在結(jié)構(gòu)上由一個可編程的與陣列和可編程的或陣列構(gòu)成，陣列規(guī)模小，編程過程復(fù)雜繁瑣。 PLA 既有現(xiàn)場可編程的，又有掩膜可編程的 [2]。 FPGA的 優(yōu) 點 概括地說， FPGA器件具有下列優(yōu)點：高密度、高速度、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計靈活方便，可無限次反復(fù) 編程 ，并可現(xiàn)場模擬調(diào)試驗證。使用 FPGA器件，一般可在幾天到幾周內(nèi)完成一個電子系統(tǒng)的設(shè)計和制作，可以縮短研制周期，達到快速上市和進一步降低成本的要求。 用 FPGA器 件實現(xiàn)數(shù)字系統(tǒng)時用的芯片數(shù)量少，從而減少芯片的使用數(shù)目，減少印刷線路板面積和印刷線路板數(shù)目，最終導(dǎo)致系統(tǒng)規(guī)模的全面縮減 [3]。 器件及工具介紹 QuartusⅡ 設(shè)計步驟 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式。 內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程 [4]。 其設(shè)計流程包括 設(shè)計輸入 、 編譯、仿真與定時分析、編程與驗證。設(shè)計輸入 包括原理圖輸入、 HDL 文本輸入、 EDIF 網(wǎng)表輸入、波形輸入等幾種方式。 編譯時要根據(jù)設(shè)計要求設(shè)定編譯方式和編譯策略，然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項目 進行網(wǎng)表提取、邏輯綜合、器件適配，供分析、仿真和編程使用。 設(shè)計完成后需要進行仿真，可以測試設(shè)計的邏輯功能和延時特性。最后可以 用得到的編程文件通過編程電纜配置PLD， 進行在線測試 。 在設(shè)計過程中，如果出現(xiàn)錯誤，則需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重新測試。 第二章 系統(tǒng)方案設(shè)計 設(shè)計方案 分析與選擇 方案一： 采用通用數(shù)字器件來設(shè)計。比如，打鈴器結(jié)構(gòu)組成中最基本的是數(shù)字鐘。數(shù)字鐘實際上是一個對標(biāo)準(zhǔn)頻率（ 1HZ）進行計數(shù)的計數(shù)電路。由于計數(shù)的起始時間不可能與標(biāo)準(zhǔn)時間（