【正文】 目錄基于FPGA的串口設(shè)計(jì)目 錄前 言 11 引言 1 課題來源 1 課題研究的研究背景 1 國(guó)內(nèi)外的發(fā)展現(xiàn)狀、發(fā)展趨勢(shì)及存在的主要問題 2 課題研究的指導(dǎo)思想與技術(shù)路線 3 基于FPGA串口設(shè)計(jì)的技術(shù)要求 42 UART原理介紹 5 53 方案選擇 6 設(shè)計(jì)語(yǔ)言的選擇 6 電平轉(zhuǎn)換方式的選擇 7 FPGA核心芯片的選擇 74 系統(tǒng)硬件設(shè)計(jì) 9 器件芯片介紹 9 系統(tǒng)硬件框圖 14 主要組成電路分析 14 總電路圖設(shè)計(jì) 175 系統(tǒng)軟件設(shè)計(jì) 17 主程序流程圖 17 中斷子程序流程圖 19 DDS控制軟件設(shè)計(jì) 19 AD7886 軟件驅(qū)動(dòng)設(shè)計(jì) 20 系統(tǒng)源程序 216 制作位移測(cè)量裝置的步驟 217 總結(jié) 22參考文獻(xiàn) 23致 謝 24附錄1 25附錄2 26附錄3 27前言前 言隨著FPGA/CPLD器件在控制領(lǐng)域的廣泛使用，開發(fā)嵌于FPGA/CPLD器件內(nèi)部的通用異步收發(fā)器，以實(shí)現(xiàn)FPGA/CPLD開發(fā)系統(tǒng)與PC機(jī)之間的數(shù)據(jù)通信是很有實(shí)際意義的。FPGA/CPLD器件與單片機(jī)、ARM等器件不同，內(nèi)部沒有集成UART，因此要實(shí)現(xiàn)串行通信，必須要獨(dú)立開發(fā)UART模塊。本設(shè)計(jì)對(duì)于深入理解串口的工作原理和理解FPGA的工作流程具有啟示意義，并通過設(shè)計(jì)的過程FPGA的應(yīng)用能力和系統(tǒng)綜合設(shè)計(jì)能力將得到加強(qiáng)。1 引言 課題來源 結(jié)合科研 當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。 通用異步收發(fā)器(Universal Asynchronous Receiver/Transmitter）, 簡(jiǎn)稱為UART ) 由于具有數(shù)據(jù)通信時(shí)需要的連線少, 具有相關(guān)工業(yè)標(biāo)準(zhǔn)提供的標(biāo)準(zhǔn)的接口電平規(guī)范等優(yōu)點(diǎn), 在工業(yè)控制領(lǐng)域被廣泛采用. 近年來, 隨著FPGA/ CPLD 器件在控制領(lǐng)域的廣泛使用, 開發(fā)嵌于FPGA/ CPLD 器件內(nèi)部的通用異步收發(fā)器, 以實(shí)現(xiàn)FPGA/ CPLD 開發(fā)系統(tǒng)與PC 機(jī)之間的數(shù)據(jù)通信引起了FPGA / CPLD 領(lǐng)域研究人員的關(guān)注. 為此,本設(shè)計(jì)基于FPGA 器件設(shè)計(jì)了符合RS 232 標(biāo)準(zhǔn)的U ART , 便于實(shí)現(xiàn)FPGA/CPLD開發(fā)系統(tǒng)與PC 機(jī)之間的串口數(shù)據(jù)交換。第35頁(yè) （共37頁(yè)）、發(fā)展趨勢(shì)及存在的主要問題 通用異步收發(fā)器(Universal Asychronous Receiver Transmitter，UART)是雷達(dá)中常用的器件類型，多用于全機(jī)監(jiān)測(cè)、指令發(fā)送接收、狀態(tài)傳遞、鍵盤顯示操作以及控制等等。由于許多大的器件供應(yīng)商不再生產(chǎn)此類軍品級(jí)產(chǎn)品，因此，就必須另尋途徑解決其在雷達(dá)中的應(yīng)用問題。利用可編程器件實(shí)現(xiàn)UART功能模塊，既可以滿足產(chǎn)品類別的需求又可以在使用中根據(jù)實(shí)際情況增減配置，是我們?cè)谠O(shè)計(jì)中值得考慮的一種方法。在嵌入式系統(tǒng)中，嵌入式CPU往往要通過各種串行數(shù)據(jù)總線與“外界”進(jìn)行通信。在應(yīng)用中，異步的串行數(shù)據(jù)通信用得較多，而通用異步收發(fā)器在其中扮演著重要角色：完成數(shù)據(jù)的串并轉(zhuǎn)換，即把并行數(shù)據(jù)按照通信波特率轉(zhuǎn)化為通信協(xié)議中規(guī)定的串行數(shù)據(jù)流，也可從串行數(shù)據(jù)流中取出有用數(shù)據(jù)轉(zhuǎn)變?yōu)椴⑿袛?shù)據(jù)。 FPGA是英文 Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB （Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 FPGA的基本特點(diǎn)主要有：1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列，TI公司的TPC系列、ALTERA公司的FIEX系等。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。 FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。FPGA的設(shè)計(jì)難點(diǎn)：1）不同時(shí)鐘域轉(zhuǎn)換2）高速電路設(shè)計(jì)，信號(hào)完整性3）降低功耗UART（即Universal Asynchronous Receiver Transmitter 通用異步收發(fā)器）是一種應(yīng)用廣泛的短距離串行傳輸接口。UART允許在串行鏈路上進(jìn)行全雙工的通信。串行外設(shè)用到的RS232C異步串行接口，一般采用專用的集成電路即UART實(shí)現(xiàn)。如8250、825NS16450等芯片都是常見的UART器件，這類芯片已經(jīng)相當(dāng)復(fù)雜，有的含有許多輔助的模塊（如FIFO），有時(shí)我們不需要使用完整的UART的功能和這些輔助功能?；蛘咴O(shè)計(jì)上用到了FPGA/CPLD器件，那么我們就可以將所需要的UART功能集成到FPGA內(nèi)部。使用Verilog將UART的核心功能集成，從而使整個(gè)設(shè)計(jì)更加緊湊、穩(wěn)定且可靠。本文設(shè)計(jì)一利用FPGA實(shí)現(xiàn)的通用異步收發(fā)器UART，能實(shí)現(xiàn)與PC機(jī)之間的串口通信。 （1）設(shè)計(jì)出能完成串行數(shù)據(jù)發(fā)送和接收的的串口，可實(shí)現(xiàn)與PC機(jī)的通訊。（2）設(shè)計(jì)波特率為9600bit/s（3）收發(fā)數(shù)據(jù)幀格式定義為：1位起始位，8位數(shù)據(jù)位和1位停止位。（4）用modelsim仿真總結(jié)2 UART原理介紹 UART結(jié)構(gòu)和工作原理UART:Universal Asynchronous Receiver/Transmitter，通用異步接收/發(fā)送裝置，UART是一個(gè)并行輸入成為串行輸出的芯片，通常集成在主板上，多數(shù)是16550AFN芯片。因?yàn)橛?jì)算機(jī)內(nèi)部采用并行數(shù)據(jù)，不能直接把數(shù)據(jù)發(fā)到Modem，必須經(jīng)過UART整理才能進(jìn)行異步傳輸，其過程為：CPU先把準(zhǔn)備寫入串行設(shè)備的數(shù)據(jù)放到UART的寄存器（臨時(shí)內(nèi)存塊）中，再通過FIFO（First Input First Output，先入先出隊(duì)列）傳送到串行設(shè)備，若是沒有FIFO，信息將變得雜亂無章，不可能傳送到Modem。 　　UART是用于控制計(jì)算機(jī)與串行設(shè)備的芯片。有一點(diǎn)要注意的是，它提供了RS232C數(shù)據(jù)終端設(shè)備接口，這樣計(jì)算機(jī)就可以和調(diào)制解調(diào)器或其它使用RS232C接口的串行設(shè)備通信了。作為接口的一部分，UART還提供以下功能：將由計(jì)算機(jī)內(nèi)部傳送過來的并行數(shù)據(jù)轉(zhuǎn)換為輸出的串行數(shù)據(jù)流。將計(jì)算機(jī)外部來的串行數(shù)據(jù)轉(zhuǎn)換為字節(jié)，供計(jì)算機(jī)內(nèi)部使用并行數(shù)據(jù)的器件使用。在輸出的串行數(shù)據(jù)流中加入奇偶校驗(yàn)位，并對(duì)從外部接收的數(shù)據(jù)流進(jìn)行奇偶校驗(yàn)。在輸出數(shù)據(jù)流中加入啟停標(biāo)記，并從接收數(shù)據(jù)流中刪除啟停標(biāo)記。處理由鍵盤或鼠標(biāo)發(fā)出的中斷信號(hào)（鍵盤和鼠標(biāo)也是串行設(shè)備）?？梢蕴幚碛?jì)算機(jī)與外部串行設(shè)備的同步管理問題。圖1 UART數(shù)據(jù)傳輸結(jié)構(gòu)圖 UART 幀的格式UART 幀的格式包括線路空閑狀態(tài)（idle，高電平有效）、起始位(start bit，低電平有效)、5～8 位數(shù)據(jù)位(data bits)、校驗(yàn)位(parity bit，可選)和1 位停止位(stop bit)。 字符的同步由起始位和停止位來實(shí)現(xiàn)。UART 內(nèi)部配置有寄存器，可以配置實(shí)現(xiàn)數(shù)據(jù)位數(shù)（5～8 位）可選、是否有校驗(yàn)位和校驗(yàn)的類型等設(shè)置。． 圖2 UART數(shù)據(jù)帖格式 UART工作原理UART 接收器在工作時(shí),信號(hào)檢測(cè)器一直監(jiān)視RxD 線上的電平,當(dāng)RxD 線上出現(xiàn)低電平時(shí), 通知串行接收控制器有數(shù)據(jù)需要接收,此時(shí)接收控制器啟動(dòng)移位寄存器、波特率發(fā)生器和數(shù)據(jù)位計(jì)數(shù)器. 在波特率時(shí)鐘的驅(qū)動(dòng)下移位寄存器將RxD 線上的電平值依次移入內(nèi)部寄存器,當(dāng)計(jì)數(shù)器的計(jì)數(shù)值達(dá)到10 時(shí)表示一幀數(shù)據(jù)接收完成,這時(shí)接收控制器產(chǎn)生數(shù)據(jù)接收完成中斷,并從接收的數(shù)據(jù)幀中提取出數(shù)據(jù)并鎖存,供后續(xù)模塊使用.U ART