【正文】 1834 = D1=conv_std_logic_vector(2,4)。 when others =D1=conv_std_logic_vector(0,4)。 end one。 end case。 when 1857 = D1=conv_std_logic_vector(2,4)。 when 1808 = D1=conv_std_logic_vector(2,4)。 when 1763 = D1=conv_std_logic_vector(2,4)。 when 1689 = D1=conv_std_logic_vector(2,4)。 when 1621 = D1=conv_std_logic_vector(1,4)。 when 1510 = D1=conv_std_logic_vector(1,4)。 when 1409 = D1=conv_std_logic_vector(1,4)。 when 1288 = D1=conv_std_logic_vector(0,4)。 when 1090 = D1=conv_std_logic_vector(0,4)。 when 909 = D1=conv_std_logic_vector(0,4)。 architecture one of decoder is begin process(tone_code) begin case conv_integer(tone_code) is when 612 = D1=conv_std_logic_vector(0,4)。 entity decoder is 沈陽工程學(xué)院課程設(shè)計 22 port( tone_code:in std_logic_vector(10 downto 0)。 數(shù)碼管譯碼模塊 library ieee。如果為手動模式，則讓出總線的控制權(quán) end if。 when others=Toneindex=conv_std_logic_vector(2047,11)。 when 24 = Toneindex=conv_std_logic_vector(1779,11)。 when 17 = Toneindex=conv_std_logic_vector(1667,11)。 when 13 = Toneindex=conv_std_logic_vector(1478,11)。 when 6 = Toneindex=conv_std_logic_vector(1195,11)。 when 2 = Toneindex=conv_std_logic_vector(770,11)。 then判斷自動 /手動模式 if pause =39。 end if。 then counter=111111111。end if。 when 10= counter = counter+1。if counter(8)= 39。139。event and clk = 39。 輸出音符 signal temp :std_logic_vector(1 downto 0)。 q : out std_logic_vector(4 downto 0))。 Toneindex : out std_logic_vector(10 downto 0))。 沈陽工程學(xué)院課程設(shè)計 20 use 。 end process。 end case。 when 25 = Toneindex=conv_std_logic_vector(1808,11)。 when 21 = Toneindex=conv_std_logic_vector(1689,11)。 when 14 = Toneindex=conv_std_logic_vector(1510,11)。 when 7 = Toneindex=conv_std_logic_vector(1288,11)。 when 3 = Toneindex=conv_std_logic_vector(909,11)。139。 end process。end if。 when 11= counter = counter1。if counter(8)= 39。139。 then counter=000000000。139。 begin t8 : process(clk) begin temp = song amp。 end ponent。 end entity。 use 。 end process P2。 else fout = 39。139。event and full = 39。 end if 。 同時是使溢出標(biāo)志信號 full 輸出為高電平 else t2 := t2 + 1。139。 architecture one of DVF is signal full : std_logic。 entity DVF is port ( clk : in std_logic。 end ONE。 左邊的 1 代表 shift 基于 FPGA 的電子琴設(shè)計 17 end case。code=1101。code=1011。code=1001。code=0111。code=0101。code=0011。code=0001。039。 auto : STD_LOGIC。 USE 。在老師的指導(dǎo)下，我在各方面的能力都有所提高，老師以嚴(yán)謹(jǐn)求實，一絲不茍的教學(xué)態(tài) 度和勤勉的工作態(tài)度，深深的感染到我，給了我巨大的啟迪，鼓舞 ，成為我人生路上學(xué)習(xí)的榜樣，使我的知識層次又有所提高。在此，謹(jǐn)向 孟祥斌、包妍 老師致以真摯的謝意和崇高的敬意。 通過 課程設(shè)計 ，我才真正領(lǐng)略到 quaters 仿真軟件功能強(qiáng)大 ， 通過仿真節(jié)省了大量硬件 軟件資源 。同時培養(yǎng)了自己的思考問題能力，遇到個 別的難點去咨詢老師。 為實現(xiàn)動態(tài)顯示，就必須給予一個足夠高的時鐘節(jié)拍，輪流選通數(shù)碼管，讓不同的數(shù)碼管在不同的時間片段內(nèi)分別亮起，在選 通某一個數(shù)碼管時，要輸出相應(yīng)的碼字。其分頻進(jìn)過三個步驟，第一步根據(jù)預(yù)置數(shù)進(jìn)行分頻，產(chǎn)生 PreClk 信號，第二步，根據(jù) PreCLK 信號，進(jìn)行 16 分頻，產(chǎn)生 FULLSPKS 信 號。 手動播 放控制是由一個 2 位預(yù)置數(shù)的分頻模塊和一個 D 觸發(fā)器的組合，起到控制播放速度的作用， 當(dāng) d=”11”時，無分頻信號輸出，起到暫停的作用。 第二部分為地址控制部分，但接收到脈沖上升沿時，根據(jù)外部輸入（ auto 和 back），決定 rom 的首地址（ counter 的初值）和 counter 的變化方式（遞增或遞減或暫停）以及切 基于 FPGA 的電子琴設(shè)計 9 換歌曲時的地址切換。 Back，倒退播放按鍵。 表 “梁?！耙綦A 基于 FPGA 的電子琴設(shè)計 7 圖 Rom 模塊 沈陽工程學(xué)院課程設(shè)計 8 5 電子琴 硬件演奏電路的層次化設(shè)計方案 根據(jù)層次化的設(shè)計思路，可把樂曲硬件演奏電路分為 3 塊 ，自動演奏 模塊 ，手動 播放控制 模塊，數(shù)控分頻模塊。 在音樂中，時間被分成均等的基本單位，每個單位叫做一個“拍子”或 稱一拍。但人耳的精度，故只要保證各音名的相對頻率不變即可。 樂曲演奏電路的結(jié)構(gòu)框圖如圖 所示： 圖 電子琴 演奏電路結(jié)構(gòu)方框圖 按鍵輸入 自動演奏模塊 手動播放控制模塊 數(shù)控分頻輸出模塊 驅(qū)動模塊 喇叭 顯示模塊 基于 FPGA 的電子琴設(shè)計 5 音名與頻率的關(guān)系 根據(jù)樂曲的 12 平均率規(guī)定 計算出簡譜中從低音 l 至高音 1 之間每個音符的頻率。以 VHDL 語言和 MAX+PLUSII 為工具，在 EDA 實驗系統(tǒng)主板上，實現(xiàn)了地鐵自動售票系統(tǒng)。 FPGA 器件 有兩類配置下載 方式 ：主動配置方式和被動配置方式。 FPGA的介紹 現(xiàn)場可編程門陣列（ FPGA）在結(jié)構(gòu)上由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊，來實現(xiàn)一定的邏輯功能。 VHDL的應(yīng)用 VHDL 是 IEEE（ Institute of Electrical and Electronics Engineers）標(biāo)準(zhǔn)的硬件描述語言，是現(xiàn)代電子系統(tǒng)設(shè)計的首選硬件設(shè)計計算機(jī)語言。本設(shè)計主要介紹的是一個用超高速硬件描述語言 VHDL 設(shè)計的一個具有若干功能的簡易電子琴； 集科學(xué)性，先進(jìn)性，創(chuàng)新性，實用性于一體 ，其理論基礎(chǔ)源自于計算機(jī)組成原理 的時鐘分頻器。s cyclone II Series ep2c5t144c8 chip programming。電子琴可演奏由鍵盤輸入的音階，同時在數(shù)碼管上顯示對應(yīng)音節(jié)的頻率。課程設(shè)計 I 摘 要 樂曲演奏廣泛用于自動答錄 裝置、手機(jī)鈴聲、集團(tuán)電話、及智能儀器儀表設(shè)備。核心是一數(shù)控分頻器，對輸入的脈沖進(jìn)行分頻，得到每個音階對應(yīng)的頻率，由此實現(xiàn)簡易電子琴的發(fā)音功能。 The design is acplished using a programmable logic device (PLD). The core is a numerical control frequency divider, the input pulse frequency, the frequency of each scale corresponding to the frequency, thus achieving the function of simple electronic piano. The electronic piano can be played by the keyboard input of the scal