【正文】 ..................................................................................................................................... 14 附錄 1 ............................................................................................................................................. 15 附錄 2 ............................................................................................................................................. 16 基于 FPGA 的電子琴設(shè)計(jì) 1 1 引言 我們生活在一個(gè) 信息高速發(fā)達(dá)的時(shí)代，各種各樣電子產(chǎn)品層出不窮。 對(duì)于廣大老百姓來說，電子琴可以說已經(jīng)不再是什么 “新鮮玩意 ”了，它 現(xiàn)在 作為一種休閑 和 娛樂的產(chǎn)品早就推出市面， 面向百姓， 進(jìn)入了 我 們的生活。 作為一個(gè)電子信息科學(xué)與技術(shù)專業(yè)的學(xué)生，了解這些電子產(chǎn)品的基本的組成和設(shè)計(jì)原理是十分必要的，我們學(xué)習(xí)過了計(jì)算機(jī)組成的理論知識(shí)，而我所做的課程設(shè)計(jì)正是對(duì)我學(xué)習(xí)的理論進(jìn)行實(shí)踐和鞏固。本設(shè)計(jì)主要介紹的是一個(gè)用超高速硬件描述語言 VHDL 設(shè)計(jì)的一個(gè)具有若干功能的簡(jiǎn)易電子琴； 集科學(xué)性，先進(jìn)性，創(chuàng)新性，實(shí)用性于一體 ，其理論基礎(chǔ)源自于計(jì)算機(jī)組成原理 的時(shí)鐘分頻器。 沈陽(yáng)工程學(xué)院課程設(shè)計(jì) 2 2 VHDL簡(jiǎn)述及應(yīng)用 VHDL 的英文全名 是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 于 1983 年由美國(guó)國(guó)防部（ DOD）發(fā)起創(chuàng)建，由 IEEE 進(jìn)一步發(fā)展并在 1987 年作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布。從此， VHDL 成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。 VHDL的應(yīng)用 VHDL 是 IEEE（ Institute of Electrical and Electronics Engineers）標(biāo)準(zhǔn)的硬件描述語言，是現(xiàn)代電子系統(tǒng)設(shè)計(jì)的首選硬件設(shè)計(jì)計(jì)算機(jī)語言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了 VHDL的內(nèi)容，公布了新版本 VHDL，即 IEEE 10761993。現(xiàn)在， VHDL 與 Verilog 一樣作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到ＥＤＡ公司的支持，在電子工程領(lǐng)域已成為事實(shí)上的通用硬件描述語言。 基于 FPGA 的電子琴設(shè)計(jì) 3 3 FPGA的簡(jiǎn)述 用 EDA 設(shè)計(jì)的音樂演奏電路主要用到了現(xiàn)場(chǎng)可編程門陣列（ FPGA）。 FPGA的介紹 現(xiàn)場(chǎng)可編程門陣列（ FPGA）在結(jié)構(gòu)上由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊，來實(shí)現(xiàn)一定的邏輯功能。 FPGA的整體 結(jié)構(gòu) FPGA 在結(jié)構(gòu)上包含三部分：可編程邏輯塊 CLB、可編程輸入輸出模塊 IOB 和可編程內(nèi)部連線 PI。 （ 1） 可編程邏輯塊 CLB CLB 是 FPGA 內(nèi)的基本邏輯單元。 Altera 公司的 FPGA Altera 公司的 FPGA 器件采用鋼鋁布線的先進(jìn) CMOS 技術(shù)，具有非 常低的功耗和相當(dāng)高的速度，而且采用連續(xù)式互連結(jié)構(gòu)，提供快速的、連續(xù)的信號(hào)延遲。 FPGA 器件 有兩類配置下載 方式 ：主動(dòng)配置方式和被動(dòng)配置方式。主動(dòng)配置方式由FPGA 期間引導(dǎo) 配置操作過程，它控制著外部存儲(chǔ)器和初始化過程，而被動(dòng)配置方式則由外部計(jì)算機(jī)或控制器控制配置過程。 沈陽(yáng)工程學(xué)院課程設(shè)計(jì) 4 4 電子琴 演奏系統(tǒng)設(shè)計(jì)原理分析 電子琴 演奏 設(shè)計(jì)的基本 要求 （ 1）設(shè)計(jì)一種以 FPGA 為控制核心的電子琴的設(shè)計(jì)方案，該方案通過編寫有關(guān)程序和各種用戶參數(shù)的設(shè)置，實(shí)現(xiàn)采用自頂向下的模塊化設(shè)計(jì)方法，基于 FPGA 使用 VHDL 語言設(shè)計(jì)制作一個(gè)電子琴控制系統(tǒng)，自動(dòng)演奏模塊、音階發(fā)生器模塊、數(shù)控分頻模塊。通過本設(shè)計(jì)，正確掌握數(shù)字系統(tǒng)的模塊劃分、并能自如應(yīng)用硬件描述語言描述各模塊功能，以實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)。以 VHDL 語言和 MAX+PLUSII 為工具，在 EDA 實(shí)驗(yàn)系統(tǒng)主板上，實(shí)現(xiàn)了地鐵自動(dòng)售票系統(tǒng)。系統(tǒng)劃分為幾個(gè)功能模塊，分模塊進(jìn)行分析和設(shè)計(jì)，系統(tǒng)給出相應(yīng)的設(shè)計(jì)原理圖和VHDL 源程序，通過仿真實(shí)現(xiàn)預(yù)定的功能。 （ 2）該控制電路設(shè)計(jì)部分主要包括自動(dòng)演奏模塊、音階發(fā)生器模塊、數(shù)控分頻模塊、顯示功能模塊，通過自主研發(fā)程序?qū)崿F(xiàn)各電路模塊功能，在實(shí) 際運(yùn)用中可以及時(shí)對(duì)錢幣處理延時(shí)時(shí)間及數(shù)量進(jìn)行監(jiān)控與調(diào)整從而提高質(zhì)量和速度，實(shí)用性強(qiáng)。 電子琴 演奏原理 聲音的頻譜范圍一般在幾十到幾千赫茲，利用程序來控制 FPGA 芯片某個(gè)引腳輸出一定頻率的矩形波，接上揚(yáng)聲器就能發(fā)出相應(yīng)頻率的聲音。 樂曲演奏電路的結(jié)構(gòu)框圖如圖 所示： 圖 電子琴 演奏電路結(jié)構(gòu)方框圖 按鍵輸入 自動(dòng)演奏模塊 手動(dòng)播放控制模塊 數(shù)控分頻輸出模塊 驅(qū)動(dòng)模塊 喇叭 顯示模塊 基于 FPGA 的電子琴設(shè)計(jì) 5 音名與頻率的關(guān)系 根據(jù)樂曲的 12 平均率規(guī)定 計(jì)算出簡(jiǎn)譜中從低音 l 至高音 1 之間每個(gè)音符的頻率。如表 所示： 表 簡(jiǎn)譜中的音 名與頻率的關(guān)系 音名 頻率 /Hz 音名 頻率 /Hz 音名 頻率 /Hz 低音 1 中音 1 高音 1 低音 2 中音 2 高音 2 低音 3 中音 3 高音 3 低音 4 中音 4 高音 4 低音 5 中音 5 高音 5 低音 6 440 中音 6 880 高音 6 1760 低音 7 中音 7 高音 7 由樂理知識(shí)可知，對(duì)電子琴聲音的操作即對(duì)音樂頻率以及音樂持續(xù)時(shí)間的操作。整體采用一個(gè)基準(zhǔn)頻率，基準(zhǔn)頻率經(jīng)各個(gè)分頻器產(chǎn)生的頻率不應(yīng)與簡(jiǎn)譜中各個(gè)音調(diào)的頻率差別太大，基頻太低則誤差太大，基頻太高則分頻器過于復(fù)雜，因此因綜合各方面考慮。由于簡(jiǎn)譜中最高音不超過 2k,取所有音的最小公倍數(shù)便可。但人耳的精度，故只要保證各音名的相對(duì)頻率不變即可。由 各音名對(duì)應(yīng)的頻率分頻系數(shù) f o s c? 可得各個(gè)音色的分頻系數(shù)。 采用 N 位的分頻器的話，則初始化時(shí)計(jì)數(shù)器的值應(yīng)為： 分頻系數(shù)計(jì)數(shù)器初始值 ?? N^2 本實(shí)驗(yàn)采用 12M 時(shí)鐘頻率，預(yù)先進(jìn)過 16 分頻，為減少偶次諧波，展寬脈沖，在揚(yáng)聲器之前要進(jìn)過一個(gè) 2 分頻電路，故可得下表： 沈陽(yáng)工程學(xué)院課程設(shè)計(jì) 6 表 譜中的音名與 計(jì)數(shù)初值 的關(guān)系 音名 初始值 音名 初始值 音名 初始值 低音 1 612 中音 1 1342 高音 1 1689 低音 2 770 中音 2 1409 高音 2 1728 低音 3 909 中音 3 1478 高音 3 1763 低音 4 973 中音 4 1510 高音 4 1779 低音 5 1090 中音 5 1569 高音 5 1808 低音 6 1195 中音 6 1621 高音 6 1834 低音 7 1288 中音 7 1667 高音 7 1857 注：對(duì)于音樂中的休止符，其分頻系數(shù)設(shè)為 0，初始值設(shè)為 2^N1 即可（此處為 2047）。 控制音長(zhǎng)的節(jié)拍發(fā)生器 該演奏電路演奏的 樂曲是 “梁祝 ”片段，其最小的節(jié)拍為 1 拍。 在音樂中，時(shí)間被分成均等的基本單位，每個(gè)單位叫做一個(gè)“拍子”或 稱一拍。拍子的時(shí)值是以音符的時(shí)值來表示的，一拍的時(shí)值可以是四分音符（即以四分音符為一拍），也可以是二分音符（以二分 音符為一拍）或八分音符（以八分音符為一拍）。 故設(shè)置一個(gè) 4Hz 的時(shí)鐘，每一次計(jì)數(shù)停留的時(shí)間為 ，即最小節(jié)拍。并經(jīng)一個(gè)二進(jìn)制計(jì)數(shù)器進(jìn)行計(jì)數(shù)，將計(jì)數(shù)器的值作為 ROM 的地址進(jìn)行尋址，這樣便可以讀出儲(chǔ)存在ROM 中的樂譜了。 表 “梁祝“音階 基于 FPGA 的電子琴設(shè)計(jì) 7 圖 Rom 模塊 沈陽(yáng)工程學(xué)院課程設(shè)計(jì) 8 5 電子琴 硬件演奏電路的層次化設(shè)計(jì)方案 根據(jù)層次化的設(shè)計(jì)思路，可把樂曲硬件演奏電路分為 3 塊 ，自動(dòng)演奏 模塊 ，手動(dòng) 播放控制 模塊，數(shù)控分頻模塊。 按鍵控制 模塊 此模塊實(shí)際為一個(gè)查表模塊，對(duì)于不同的按鍵輸入，從表中讀取相應(yīng)的分頻值及計(jì)數(shù)器初始化值，由節(jié)拍發(fā)生器決定其停留時(shí)間，改變節(jié)拍可改變演奏音符延時(shí)長(zhǎng)短，將其輸出給數(shù)控分頻器，即可得到相應(yīng)的聲音。 其 VHDL 程序見附錄 2 仿真波形： 圖 按鍵波形 圖 AUTO 鍵按下波形 自動(dòng)演奏 模塊 此模塊有 4 個(gè)控制輸入信號(hào)。 Auto 鍵，手動(dòng) /自動(dòng)模式切換按鍵。 Back，倒退播放按鍵。 Song，歌曲選擇按鍵。 Pause，暫停按鍵，與控制播放速度的 d1,d0 連接，通過一與門接入此模塊，當(dāng) d1,d0 為 11 時(shí)， pause 輸入為 1，此時(shí)此模塊無輸入脈沖（ DVF 模塊阻止了脈沖），若不加處理，此時(shí)將一直輸出暫停之前的一個(gè)音符，所以利用 pause 信號(hào)，當(dāng)暫停時(shí)，輸出休止符。 此模塊的程序分為三部分： 第一部分為內(nèi)