【正文】 zer=139。 //蜂鳴器標志位復(fù)位 BuClk=139。d255) begin //延時變量復(fù)位 BuL=839。d1。b0。由此得到的蜂鳴器模塊代碼如下： //蜂鳴器模塊 //當蜂鳴器標志位置1時 //進入此蜂鳴器處理程序 begin if(BuClk==139。蜂鳴器標志位為高電平時，發(fā)聲標志位改變，蜂鳴器開始發(fā)聲。b1。b0。//Led1左移一個單位，實現(xiàn)一秒的倒計時 end end if(Led1==839。b11111111139。d0。d1。b1) begin if(t!=3239。還有一種情況，就是沒有人進行搶答，遇上這種情況，如果在倒計時結(jié)束之后，沒有人進行搶答，則搶答標志位，蜂鳴器標志為改變，蜂鳴聲結(jié)束之后可以進行下一輪操作。 倒計時模塊 倒計時模塊的主要功能是用來提醒大家趕快進行搶答，當搶答標志位EnFlat為1’b1即開始搶答時，倒計時開始。//當主持人判定選手的回答錯誤時，按下stu鍵進行減分操作 endscore=score1。主要代碼如下：//第一組加減分if(answer ==3’d1) begin begin if(add) score1=score1+1。在選手回答完問題，由主持人判定答案是否正確，然后決定是加分還是減分。b1。hf9。139。 //選手標志位改變，用于加減分數(shù)模塊 answer=3’d1。b0) begin //禁止其他選手搶答 EnFlat=139。 end end //搶答模塊 begin if(EnFlat==139。 //蜂鳴器的控制管腳,低電平為發(fā)聲音 Buzzer=139。 //蜂鳴器標志位 BuClk=139。 //分數(shù)顯示數(shù)碼管控制端 Led3=839。 //組號顯示靜態(tài)數(shù)碼管(數(shù)碼管為共陽極)的控制端,有8位 Led2=839。 //倒計時開始時8個Led燈全亮 Led1=839。b0) begin //初始化各個標志位和參數(shù) EnFlat=139。此時各組開始進行搶答，無論哪一組先按下按鍵，搶答標志位EnFlat改變變?yōu)?’b0，禁止其他各組再次進行搶答；同時選手標志位進行改變，與改組組號相對應(yīng)，主要適用于后續(xù)的加減分模塊；顯示組號的數(shù)碼管顯示搶到題目的這一組的組號；改變蜂鳴器的標志位，蜂鳴器發(fā)聲，來告訴大家，此題已經(jīng)有人搶答，大家不要再次搶答了，也告訴主持人可以進行問題的提問，并且可以進行其他的后續(xù)操作。詳細內(nèi)容見附錄。 初始化及搶答模塊本次畢業(yè)設(shè)計中初始化模塊主要是為了以后程序的正常運行，在這里進行初始化，給各個后面要用到的寄存器變量賦初值。四、對前面狀態(tài)中所獲取的鍵值信號進行處理，在程序中為各組設(shè)置一個積分寄存器來放積分，更新并保存各組的積分信息，同時將搶答組號和積分發(fā)送給BCD顯示模塊進行顯示，最后自動跳轉(zhuǎn)回第一狀態(tài)。二、等待四組搶答按鍵狀態(tài)，在此狀態(tài)時，LED倒計時顯示模塊將開始顯示搶答計時，如果在規(guī)定時間內(nèi)有人最先搶答則直接進入下一個狀態(tài)，而如果無人搶答，計時時間到后也進入下一個狀態(tài)，此狀態(tài)下主持人按除復(fù)位鍵以外鍵無效，而按復(fù)位鍵則直接返回第一個狀態(tài)，并將積分復(fù)位。此次所設(shè)計的狀態(tài)一共有四個狀態(tài)。 搶答器程序流程圖以及各模塊代碼分析 搶答器程序結(jié)構(gòu)及主程序流程圖本次畢業(yè)設(shè)計中程序設(shè)計采用verilog HDL 語言進行編程，總體編程思路采用模塊化編程方式，主要分為三個模塊，一個主控制及按鍵輸入模塊，一個LED倒計時模塊和蜂鳴器模塊，一個搶答組號及積分顯示模塊，分別對這三個子模塊進行獨立編程設(shè)計，由于verilog HDL 語言是一種并行運行的語言，所以可以在同一個頻率時鐘脈沖下進行各模塊的編寫，最終在把各個模塊整合在一起。按鍵輸入電路有八個按鍵組成，數(shù)碼顯示管有兩個個八段共陽極數(shù)碼管組成。此次設(shè)計以FPGA為基礎(chǔ)設(shè)計數(shù)字搶答器，根據(jù)主要的功能設(shè)計要求，該設(shè)計主要包括搶答輸入按鍵、BCD數(shù)碼管顯示、LED倒計時和FPGA系統(tǒng)。 關(guān)于蜂鳴器，蜂鳴器在選手中任意一人首先按下按鍵之后，鳴響三秒鐘，來宣布此題已經(jīng)被搶到，并在BCD數(shù)碼管上顯示該組的組號。 主持人在選手搶答之后，作答完成之后，進入加減分數(shù)環(huán)節(jié)，此時主持人可以按兩個按鍵中的一個，其中一個按鍵用來在回答正確之后加分，兩外一個用來在回答錯誤之后減分，主持人之后可選擇兩個按鍵之中的一個來完成此環(huán)節(jié)。當主持人按下?lián)尨痖_始按鍵后，八個LED燈全亮，并每秒熄滅一個，全部熄滅則算作是無人搶答，此題作廢，主持人可以宣布進入下一道題的搶答環(huán)節(jié)。LED倒計時模塊蜂鳴器模塊時鐘信號、重置信號搶答開始信號、各組搶答信號搶 答 器分數(shù)顯示模塊組號顯示模塊搶答模塊 搶答器功能示意圖搶答器的具體功能如下： 設(shè)置搶答開始開關(guān)按鍵inputEN，此按鍵有主此人操控，在主持人宣布搶答開始后，按下此按鍵，各組方可開始進行搶答。并有蜂鳴器來提示是否已經(jīng)有人搶答到題目，搶到題目時組號數(shù)碼管顯示該組的組號。：Quartus II設(shè)計流程第三章 數(shù)字搶答器系統(tǒng)設(shè)計方案和主要模塊 功能描述及設(shè)計架構(gòu)本次畢業(yè)設(shè)計設(shè)計了一個基于FPGA芯片的數(shù)字搶答器：本搶答器有九個輸入端，其中四個輸入端為四組選手的搶答按鍵，四個個分別為主持人加分按鍵、減分按鍵、積分重置按鍵和開始搶答按鍵和一個時鐘信號輸入端。圖七中所示的上排是Quartus II編譯設(shè)計主控界面，它顯示了Quartus II自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編程文件匯編（裝配）、時序參數(shù)提取以及編程下載幾個步驟。還可以通過選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運行該模塊來啟動編輯器模塊。 Synthesis）、適配器（Filter）、裝配器（Assembler）、時序分析器（Timing Analyzer）、設(shè)計輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等。Quartus II包括模塊化的編譯器。同樣，Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。Quartus II設(shè)計工具完全支持VHDL、Verylog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。在Quartus II上可以完成設(shè)計輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。它是目前應(yīng)用最廣泛的一種硬件語言。 軟件介紹 Verilog HDL的介紹Verilog HDL是在1983年有GDA（GateWay Design Automation）公司首創(chuàng)的一種硬件描述語言，用于數(shù)字電子系統(tǒng)設(shè)計。最近FPGA的配置方式已經(jīng)多元化！ FPGA主要生產(chǎn)廠商：Altera 　　Xilinx 　　Actel　　Lattice 　　其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。不久以前，Synplicity與Xilinx宣布成立超大容量時序收斂聯(lián)合工作小組，旨在最大程度地幫助系統(tǒng)設(shè)計工程師以更快、更高效的方式應(yīng)用65nm FPGA器件。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。例如，領(lǐng)先FPGA廠商Xilinx最近推出的Virtex5系列采用65nm工藝，可提供高達33萬個邏輯單元、1,200個I/O和大量硬IP塊。如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低FPGA與PCB并行設(shè)計的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。而驗證的話就需要用戶花費大量的時間去完成。⑥生成SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。使仿真既包含門延時，又包含線延時信息。此時應(yīng)該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內(nèi)部功能單元的實際連接與映射。③綜合，綜合就是行為或者功能層次表達的電子系統(tǒng)轉(zhuǎn)換成低層次門級電路的網(wǎng)表。從功能上來了解電路是否能夠