基于fpga的電子搶答器的程序設(shè)計(jì)畢業(yè)設(shè)計(jì)-文庫(kù)吧資料
2025-06-24 14:32本頁(yè)面
【正文】 始。相對(duì)來(lái)講，執(zhí)行模塊任務(wù)明確單純，比較容易編程，而監(jiān)控程序較易出問題。各執(zhí)行模塊規(guī)劃好后，就可以監(jiān)控程序了。軟件任務(wù)分析時(shí)，應(yīng)將各執(zhí)行模塊一一列出，并為每一個(gè)執(zhí)行模塊進(jìn)行功能定義和接口定義（輸入輸出定義）。從軟件的功能來(lái)看可分為兩大類：一類是執(zhí)行軟件，它能完成各種實(shí)質(zhì)性的功能，如測(cè)量，計(jì)算，顯示，輸出控制和通信等，另一類是監(jiān)控軟件，它是專門用來(lái)協(xié)調(diào)各執(zhí)行模塊和操作者的關(guān)系，在系統(tǒng)軟件中充當(dāng)組織調(diào)度角色的軟件?！ ? 圖2 硬件設(shè)計(jì)流程 系統(tǒng)軟件設(shè)計(jì)方案軟件設(shè)計(jì)和硬件電路設(shè)計(jì)應(yīng)結(jié)合進(jìn)行，哪些功能由硬件完成，哪些任務(wù)由軟件完成，在硬件電路設(shè)計(jì)基本定型后，也就基本上決定下來(lái)了。 系統(tǒng)設(shè)計(jì)方案 系統(tǒng)硬件設(shè)計(jì)方案本設(shè)計(jì)分為硬件設(shè)計(jì)和軟件設(shè)計(jì)，這兩者相互結(jié)合，不可分離；從時(shí)間上看，硬件設(shè)計(jì)的絕大部分工作量是在最初階段，到后期往往還要做一些修改。本設(shè)計(jì)使用硬件描述語(yǔ)言VHDL設(shè)計(jì)基于FPGA的電子搶答器的源程序。Quartus II編譯設(shè)計(jì)的主控界面顯示了Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。還可以通過(guò)選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運(yùn)行該模塊來(lái)啟動(dòng)編輯器模塊。 Synthesis）、適配器（Filter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等。Quartus II包括模塊化的編譯器。同樣，Quartus II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。Quartus II設(shè)計(jì)工具完全支持VHDL、Verylog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。在Quartus II上可以完成設(shè)計(jì)輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Quartus II軟件Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。而FPGA設(shè)計(jì)流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。能較好地反映芯片的實(shí)際工作情況。⑤時(shí)序驗(yàn)證，就是要使得時(shí)序仿真過(guò)程中，建立與保持時(shí)間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。④布局布線，就是將綜合后的網(wǎng)表文件針對(duì)某一個(gè)具體的目標(biāo)器件進(jìn)行邏輯映射。這里的功能仿真純粹是模擬性質(zhì)的，不會(huì)設(shè)計(jì)的任何具體器件的硬件特性。②功能仿真，功能仿真就是利用相關(guān)仿真工具對(duì)相關(guān)電路進(jìn)行功能級(jí)別仿真，也就是說(shuō)對(duì)你的輸入設(shè)計(jì)的邏輯功能進(jìn)行相關(guān)的模擬測(cè)試。 FPGA開發(fā)流程FPGA開發(fā)流程可以分為如下幾步：①設(shè)計(jì)輸入，設(shè)計(jì)輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語(yǔ)言，比如說(shuō)是VHDL、Verilog的源程序。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。 FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。FPGA使用靈活，適用性強(qiáng)，特別適用于復(fù)雜邏輯的設(shè)計(jì)，有利用電子系統(tǒng)小型化，而且其開發(fā)周期短、開發(fā)投入少、芯片價(jià)格不斷降低，促使FPGA越來(lái)越多地取代了ASIC的市場(chǎng)。 FPGA發(fā)展歷程及現(xiàn)狀從Xilinx公司推出了世界上第一片F(xiàn)PGA(現(xiàn)場(chǎng)可編程邏輯芯片)，F(xiàn)PGA已經(jīng)歷幾十年的發(fā)展。五、VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。二、VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。一、與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。 在目前，CPU和可編程邏輯器件已經(jīng)成為數(shù)字系統(tǒng)的硬件基礎(chǔ)，從事數(shù)字系統(tǒng)的設(shè)計(jì)必須掌握可編程邏輯器件的設(shè)計(jì)方法，而VHDL語(yǔ)言作為可編程邏輯器件設(shè)計(jì)時(shí)最重要的輸入方法，為所有可編程邏輯器件廠商所支持。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的
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