【正文】 ???????????????????24致謝辭 ????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????24參考文獻(xiàn) ???????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????24附錄 程序 清單 ???????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????2531 EDA 技術(shù)概述電子技術(shù)的發(fā)展，特別是專用集成電路（ASIC）設(shè)計(jì)技術(shù)的日趨進(jìn)步和完善，推動(dòng)了數(shù)字系統(tǒng)的迅猛發(fā)展。 現(xiàn)代電子設(shè)計(jì)方法—EDA 技術(shù)EDA(Electronic Design Automation)即電子設(shè)計(jì)自動(dòng)化，它的定義是指利用計(jì)算機(jī)來完成電子系統(tǒng)的設(shè)計(jì)。在現(xiàn)代電子設(shè)計(jì)技術(shù)領(lǐng)域中，EDA 技術(shù)已成為主要的設(shè)計(jì)手段。 EDA 技術(shù)的發(fā)展歷程EDA 技術(shù) [2]不是某一學(xué)科的分支，或某種新的技能技術(shù)，應(yīng)該是一門綜合性學(xué)科。就過去近 30 年的電子技術(shù)的發(fā)展歷程，可大致將EDA 技術(shù)的發(fā)展分為三個(gè)階段。 可編程邏輯技術(shù)及其器件已經(jīng)問世，計(jì)算機(jī)作為一種運(yùn)算工具已在科研領(lǐng)域得到廣泛的應(yīng)用。這一階段人們開始利用計(jì)算機(jī)取代手工勞動(dòng)，輔助進(jìn)行集成電路版圖編輯、PCB 布局布線等工作。 復(fù)雜可編程邏輯器件已進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件也已投入使用，而在 80 年代末，出現(xiàn)了 FPGA，CAE 和 CAD 技術(shù)的應(yīng)用更為廣泛，它們?cè)?PCB 設(shè)計(jì)方面的原理圖輸入、自動(dòng)布局布線及 PCB 分析，以及邏輯設(shè)計(jì)、邏輯仿真、布爾方程綜合和化簡等方面擔(dān)任了重要的角色，特別是各種硬件描述語言的出現(xiàn)、應(yīng)用和標(biāo)準(zhǔn)化方面的重大進(jìn)步，為電子設(shè)計(jì)自動(dòng)化必須解決的電路建模、標(biāo)準(zhǔn)文檔及仿真測試奠定了基礎(chǔ)。特別是集成電路設(shè)計(jì)工藝步入了超深亞微米階段，百萬門以上的大規(guī)模 ASIC 設(shè)計(jì)技術(shù)的應(yīng)用，促進(jìn)了EDA 技術(shù)的形成。 EDA 技術(shù)的基本特征EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。 〝自頂向下〞的設(shè)計(jì)方法“自頂向下”的設(shè)計(jì)方法首先從系統(tǒng)級(jí)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)；在方框圖級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述；在功能級(jí)進(jìn)行驗(yàn)證，然后用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰?硬件描述語言(HDL)用硬件描述語言進(jìn)行電路與系統(tǒng)的設(shè)計(jì)是當(dāng)前 EDA 技術(shù)的一個(gè)重要特征。硬件描述語言使得設(shè)計(jì)者在比較抽象的層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征。目前最常用的硬件描述語言有 VHDL 和 VerilogHDL，它們都已經(jīng)成為 IEEE 標(biāo)準(zhǔn)。優(yōu)化則是對(duì)于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定的目標(biāo)庫映射成新的網(wǎng)表。框架的關(guān)鍵在于提供與硬件平臺(tái)無關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計(jì)數(shù)據(jù)和設(shè)計(jì)流程的管理等，此外還應(yīng)包括各種與數(shù)據(jù)庫相關(guān)的服務(wù)項(xiàng)目。這樣，框架作為一套使用和配置 EDA 軟件包的規(guī)范，就可以實(shí)現(xiàn)各種EDA 工具間的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，實(shí)現(xiàn)資源共享。解決這一問題的有效方法就是采用 ASIC 芯片進(jìn)行設(shè)計(jì)。 設(shè)計(jì)全定制 ASIC 芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由 m 廠家去進(jìn)行格模制造，做出產(chǎn)品。 半定制 ASIC 芯片的版圖設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間。 可編程邏輯器件自 70 年代以來，經(jīng)歷了 PAL、GAL、CPLD、FPGA 幾個(gè)發(fā)展階段，其中 CPLD／FPGA5高密度可編程邏輯器件，目前集成度已高達(dá) 200 萬門／片，它將格模 ASC 集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩模 ASIC 實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。 EDA 技術(shù)的發(fā)展趨勢(shì)隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中，EDA 技術(shù)的含量正以驚人的速度上升，電子類的高新技術(shù)項(xiàng)目的開發(fā)也日益依賴于 EDA 技術(shù)的應(yīng)用 [4]。所以 EDA 技術(shù)將成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成部分。隨著微電子技術(shù)的飛速進(jìn)步，電子學(xué)進(jìn)入了一個(gè)嶄新的時(shí)代。各行業(yè)對(duì)自己專用集成電路(ASIC)的設(shè)計(jì)要求日趨迫切，可編程器件的廣泛應(yīng)用，為各行業(yè)的電子系統(tǒng)設(shè)計(jì)工程師自行開發(fā)本行業(yè)專用的 ASIC 提供了技術(shù)和物質(zhì)條件。 硬件描述語言（VHDL）簡介EDA 技術(shù)的設(shè)計(jì)語言是硬件描述語言 HDL，它采用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式等。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。 VHDL 的產(chǎn)生與發(fā)展美國于 1981 年提出了一種新的、標(biāo)準(zhǔn)化的 HDL，稱之為 VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，簡稱 VHDL。設(shè)計(jì)者可以利用這種語言來描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真，再自動(dòng)綜合到門級(jí)電路，最后用 PLD 實(shí)現(xiàn)其功能。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本，IEEE1076（簡稱 87 版)之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。1993 年，IEEE 對(duì)VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE 標(biāo)準(zhǔn)的 10761993 版本， （簡稱 93 版） 。有專家認(rèn)為，在新的世紀(jì)中，VHDL 和 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL 具有如下的基本特征：設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛。其范圍之廣是其他 HDL 語言所不能比擬的。系統(tǒng)硬件描述能力強(qiáng)。VHDL 語言能進(jìn)行系統(tǒng)級(jí)的硬件描述是它的一個(gè)最突出的優(yōu)點(diǎn)。VHDL 語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入描述與工藝相關(guān)的信息，不會(huì)因?yàn)楣に囎兓姑枋鲞^時(shí)。VHDL 語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)去執(zhí)行。另外，VHDL 語言的語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。VHDL 語言的效率之一，就是如果設(shè)計(jì)是被綜合到一個(gè) CPLD 或 FPGA，則可以設(shè)計(jì)的產(chǎn)品以最快速度上市。由于 VHDL 是一個(gè)成熟的定義型語言，可以確保 ASIC 廠商交付優(yōu)良品質(zhì)的器件產(chǎn)品。 VHDL 的設(shè)計(jì)流程利用 VHDL 語言進(jìn)行設(shè)計(jì)可分為以下幾個(gè)步驟 [5]:設(shè)計(jì)要求的定義。用 VHDL 語言進(jìn)行設(shè)計(jì)描述。前兩種方式包括設(shè)計(jì)階層的生成，而后一種方式將描述的電路當(dāng)作單模塊電路來進(jìn)行的。而自底向上的處理方法正好相反。(2)編寫設(shè)計(jì)代碼。必須清醒地認(rèn)識(shí)到正在設(shè)計(jì)硬件，編寫的VHDL 代碼必須能夠綜合到采用可編程邏輯器件來實(shí)現(xiàn)的數(shù)字邏輯中。用 VHDL 仿真器對(duì) VHDL 原代碼進(jìn)行功能仿真。因?yàn)閷?duì)于小型設(shè)計(jì)，其綜合優(yōu)化、配置花費(fèi)的時(shí)間不多，而且在綜合優(yōu)化之后，往往會(huì)發(fā)現(xiàn)為了實(shí)現(xiàn)性能目標(biāo)，將需要修改設(shè)計(jì)。利用 VHDL 綜合優(yōu)化軟件對(duì) VHDL 原代碼進(jìn)行綜合優(yōu)化處理。配置將綜合優(yōu)化處理后得到的優(yōu)化了的網(wǎng)絡(luò)表，安放到前面選定的 CPLD 或 PPGA 目標(biāo)器件之中，這一過程成為配置。配置后的時(shí)序仿真。因?yàn)橐呀?jīng)得到實(shí)際連線引起的時(shí)延數(shù)據(jù)，所以仿真結(jié)果能比較精確地未來芯片7的實(shí)際性能。同時(shí)，也可以重新觀察和分析 VHDL 原代碼，以確認(rèn)描述是正確有效的。器件編程。 可編程邏輯器件（PLD）簡介PLD（可編程邏輯器件）是與 ISP（在系統(tǒng)可編程）技術(shù)和 EDA（電子設(shè)計(jì)自動(dòng)化）工具緊密結(jié)合、同時(shí)進(jìn)行的。從 70 年代第一片可編程邏輯器件 PROM 的誕生到現(xiàn)在的 CPLD/FPGA，數(shù)字系統(tǒng)的設(shè)計(jì)發(fā)生了本質(zhì)的變化。 PLD 的發(fā)展歷程最早的可編程邏輯器件出現(xiàn)在 20 世紀(jì) 70 年代，主要是可編程只讀存儲(chǔ)器（PROM）和編程邏輯陣列（PLA） 。20 世紀(jì) 80 年代初期，美國 Lattice 公司推出了一種新型的 PLD 器件 [6]，稱為通用陣列邏輯（GALGeneric Array Logic） ，一般認(rèn)為它是第二代 PLD 器件。在 EPROM基礎(chǔ)上出現(xiàn)的高密度可編程邏輯器件稱為 EPLD 或 CPLD。在 20 世紀(jì) 80 年代中期，美國 Xilinx 公司首先推出了現(xiàn)場可編程門陣列（FPGA） 。在 20 世紀(jì) 90 年代初，Lattice 公司又推出了在系統(tǒng)可編程大規(guī)模集成電路（ispLSI） 。復(fù)雜可編程邏輯 CPLD 是由 PAL 或 GAL 發(fā)展而來的?，F(xiàn)場可編程門陣列(FPGA)是由掩膜可編程門陣列和可編程邏輯器件二者演變而來的，并將它們的特性結(jié)合在一起。FPGA 通常由布線資源分割的可編程邏輯單元(或宏單元)構(gòu)成陣列，又有可編程 UO 單元圍繞陣列構(gòu)成整個(gè)芯片。CPLD 和 FPGA[7]建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種:基于反熔絲技術(shù)的器件只允許對(duì)器件編程一次，編程后不能修改?；?EEPROM 存儲(chǔ)器技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會(huì)丟失。用下載電纜編程的器件，只要先將器件裝焊在電路板上，通過 PC、SUN 工作站、就能產(chǎn)生編程所有的標(biāo)準(zhǔn) 5V、 或 邏輯電平信號(hào)，也稱為 ISP 方式編程，其調(diào)試和維修也很方便。在系統(tǒng)不加電時(shí)，編程數(shù)據(jù)存儲(chǔ)在 EPROM、硬或軟盤中。 用 FPGA/CPLD 進(jìn)行開發(fā)的優(yōu)點(diǎn)基于 EDA 技術(shù)的 FPGA/CPLD 器件的開發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問題。FPGA/CPLD 產(chǎn)品越來越多地采用了先進(jìn)的 邊界掃描測試8(BST)技術(shù)和 ISP。高速。高可靠性。除了不存在 MCU 所特有的復(fù)位不可靠與 PC 可能跑飛等固有缺陷外，F(xiàn)PGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。由于 FPGA/CPLD 的集成規(guī)模非常大，集成度可達(dá)數(shù)百萬門。由于開發(fā)工具的通用性、設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所有的 FPGA/CPLD 器件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號(hào)的 FPGA/CPLD 中由此還可以知識(shí)產(chǎn)權(quán)的方式得到確認(rèn)，并被注冊(cè)成為所謂的 IP 芯核從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。EDA 專家預(yù)言，未來的大系統(tǒng)的 FPG 刀 CPLD 設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與 IP 芯核的拼裝，其設(shè)計(jì)周期最少僅數(shù)分鐘。目前，F(xiàn)PGA/CPLD 可供選擇范圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片。隨著這類器件的廣泛應(yīng)用和成本的大幅度下降，F(xiàn)PGA/CPLD 周期系統(tǒng)中的直接應(yīng)用率正直逼 ASIC 的開發(fā)。本次設(shè)計(jì)將利用 EDA 技術(shù)自頂向下的設(shè)計(jì)方法，采用 VHDL 語言進(jìn)行設(shè)計(jì)輸入，并在 MAX+PLUSⅡ開發(fā)軟件上進(jìn)行編譯、仿真、編程、下載，最后在 ALTERA 公司開發(fā)的FPGA 芯片 EPF10K10LC844 上實(shí)現(xiàn)。下面給出數(shù)字密碼器的系統(tǒng)結(jié)構(gòu)圖 [9]，如圖 21 所示。密碼預(yù)先在內(nèi)部設(shè)置，可以設(shè)置任意位密碼，這里采用 6 位十進(jìn)制數(shù)字作為密碼；密碼輸入正確后，密碼器將啟動(dòng)開啟裝置。報(bào)警后，內(nèi)部人員可以通過按鍵 SETUP 使密碼器回到初始等待狀態(tài)；開啟裝置開啟后，操作人員可以通過按鍵 WAIT_T 使密碼器回到初始等待狀態(tài)；密碼器具有外接鍵盤，可以用來輸入密碼和操作指令；內(nèi)部按鍵 SETUP 不由外接鍵盤提供，需要放在外部人員不能進(jìn)入的地方?？梢?，劃分模塊是設(shè)計(jì)過程中一個(gè)非常重要的步驟。10控制器 消抖同步電路WAIT_TSETUPREADYOPEN_TC11C22C33C44WAIT_LFULLRESETCNPDATA_INDEPENDUS消抖同步電路使能電路A00A