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基于vhdl的數(shù)字時(shí)鐘論文-在線瀏覽

2025-01-13 03:16本頁(yè)面
  

【正文】 定義書簽。 參考文獻(xiàn) ........................................... 錯(cuò)誤 !未定義書簽。 數(shù)字鐘從原理上講是一種典型的數(shù)字電路,其中包括了組合邏輯電路和時(shí)序電路。每次課程都配有相關(guān)實(shí)戰(zhàn)訓(xùn)練,每個(gè)實(shí)戰(zhàn)訓(xùn)練題目都可以在紅色颶風(fēng) II 代的 FPGA 硬件平臺(tái)上進(jìn)行下載驗(yàn)證。 課程目標(biāo) 迅速掌握和使用 CPLD/FPGA 數(shù)字系統(tǒng)開發(fā)工具、開發(fā)流程,能夠獨(dú)立進(jìn)行初步的 FPGA 系統(tǒng)設(shè)計(jì)。 第 2 章開發(fā)工具簡(jiǎn)介 3. 1EDA 技術(shù) EDA 是電子設(shè)計(jì)自動(dòng)化( Electronic Design Automation)縮寫,是 90 年代初從 CAD(計(jì)算機(jī)輔助設(shè)計(jì))、 CAM(計(jì)算機(jī)輔助制造)、 CAT(計(jì)算機(jī)輔助測(cè)試)和 CAE(計(jì)算機(jī)輔助工程) 的概念發(fā)展而來的。典型的 EDA 工具中必須包含兩個(gè)特殊的軟件包,即綜合器和適配器。綜合器在工作前,必 須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù),它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。綜合過程就是將電路的高級(jí)語言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件 FPGA/CPLD相映射的網(wǎng)表文件。適配所選定的目標(biāo)器件( FPGA/CPLD 芯片)必須屬于在綜合器中已指定的目標(biāo)器件系列。HDL 語言使用與 設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言,它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。目前,就 FPGA/CPLD 開發(fā)來說,比較常用和流行的 HDL 主要有ABELHDL、 AHDL 和 VHDL。 1987 年底, VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受,并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言?,F(xiàn)在, VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言,又得到眾多 EDA 公司的支持,在電子工程領(lǐng)域,已成為事實(shí)上的通用硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì),或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件, 一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可是部分 ,及端口 )和內(nèi)部(或稱不可視部分),既涉及實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 (1) 與其他的硬件描述語言相比, VHDL 具有更強(qiáng)的行為描述能力,從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 (2) VHDL 豐富的仿真語句和庫(kù)函數(shù),使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性,隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效,高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 (4) VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性,設(shè)計(jì)者可以不懂硬件的結(jié) 構(gòu),也不必管理 最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么,而進(jìn)行獨(dú)立的設(shè)計(jì)。 (2) 功能級(jí)模擬用 VHDL,模擬器對(duì)編輯后的程序進(jìn)行模擬,如果達(dá)不到設(shè)計(jì)要求,則可以重新修改程序,直到通過功能模擬。 (4) 門級(jí)模擬對(duì)電路用 VHDL??蓪?duì)門級(jí)電路的延時(shí)、定時(shí)狀態(tài)、驅(qū)動(dòng)能力等進(jìn)行仿真 。 (5) 版圖生成 用相應(yīng)的軟件處理后,就可以拿去制版。 use 。 use 。 rst : in std_logic。 qout2 : out std_logic_vector(3 downto 0)。 end fen60。 signal tem2:std_logic_vector(3 downto 0)。039。 tem2=0000。event and clk=39。 then if tem1=1001 then tem1=0000。 carry=39。 else tem2=tem2+1。039。 else tem1=tem1+1。 end if。 qout2=tem2。 end behave。 use 。 use 。 rst : in std_logic。 qout2 : out std_logic_vector(3 downto 0)。 end fen24。 signal tem2:std_logic_vector(3 downto 0)。039。 tem2=0001。event and clk=39。 then if (tem2=0010 and tem1=0011) then tem1=0000。 carry=39。 else carry=39。 if tem1=1001 then tem1=0000。 else tem2=tem2+1。 else tem1=tem1+1。 end if。 qout1=tem1。 end process。 六選一的控制電路 實(shí)體名: sel 功 能:實(shí)現(xiàn)六個(gè)數(shù)碼顯示管掃描顯示 接 口: clk 時(shí)鐘輸入 qin1第一個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin2第二個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin3第三個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin4第四個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin5第五個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin6第六個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 sel 位選信號(hào)輸出 library ieee。 use 。 entity sel is port (clk : in std_logic。 qin1 : in std_logic_vector(3 down
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