【正文】 。因此，本設(shè)計采用可編程邏輯器件實現(xiàn)。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。數(shù)字化的鐘表給人們帶來了極大的方便。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。具有校時、報時功能以及清零、使能功能。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了EDA 技術(shù)的迅速發(fā)展。 EDA 技 術(shù) 就 是 以 計 算 機 為 工 具 ， 設(shè) 計 者 在 EDA 軟 件 平 臺 上 ，用 硬 件 描 述 語 言 HDL 完 成 設(shè) 計 文 件 ， 然 后 由 計 算 機 自 動 地 完 成 邏 輯 編 譯 、化 簡 、 分 割 、 綜 合 、 優(yōu) 化 、 布 局 、 布 線 和 仿 真 ， 直 至 對 于 特 定 目 標 芯 片的 適 配 編 譯 、 邏 輯 映 射 和 編 程 下 載 等 工 作 。這 些 器 件 可 以 通 過 軟 件 編 程 而 對 其 硬 件 結(jié) 構(gòu) 和 工 作 方 式 進 行 重 構(gòu) ，從 而 使 得 硬 件 的 設(shè) 計 可 以 如 同 軟 件 設(shè) 計 那 樣 方 便 快 捷 。 可編程邏輯器件FPGAFPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或4CPLD/PGFA。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高系統(tǒng)的可靠性。 硬件描述語言 VHDL硬 件 描 述 語 言 HDL（ HardwareDescriptionLanguage） 誕 生 于 1962年 。主 要 用 于 描 述 離 散 電 子 系 統(tǒng) 的 結(jié) 構(gòu) 和 行 為 。VHDL 翻 譯 成 中 文 就 是 超 高 速 集 成 電 路 硬 件 描 述 語 言 ,他 誕 生 于1982 年 。 1987 年 底 ， VHDL 被IEEE 和 美 國 國 防 部 確 認 為 標 準 硬 件 描 述 語 言 。 此 后VHDL 在 電 子 設(shè) 計 領(lǐng) 域 得 到 了 廣 泛 的 接 受 ， 并 逐 步 取 代 了 原 有 的 非 標 準 的硬 件 描 述 語 言 。 現(xiàn) 在 ， VHDL和 Verilog 作 為 IEEE 的 工 業(yè) 標 準 硬 件 描 述 語 言 ， 又 得 到 眾 多 EDA 公 司的 支 持 ， 在 電 子 工 程 領(lǐng) 域 ， 已 成 為 事 實 上 的 通 用 硬 件 描 述 語 言 。 目 前 ， 它 在 中 國 的 應(yīng) 用 多 數(shù) 是 用 FPGA/CPLD/EPLD 的 設(shè)計 中 。5VHDL 主 要 用 于 描 述 數(shù) 字 系 統(tǒng) 的 結(jié) 構(gòu) ， 行 為 ， 功 能 和 接 口 。 VHDL 的 程 序 結(jié) 構(gòu) 特 點 是 將 一 項 工 程 設(shè) 計 ，或 稱 設(shè) 計 實 體 （ 可 以 是 一 個 元 件 ， 一 個 電 路 模 塊 或 一 個 系 統(tǒng) ） 分 成 外 部（ 或 稱 可 是 部 分 ， 及 端 口 )和 內(nèi) 部 （ 或 稱 不 可 視 部 分 ） ， 既 涉 及 實 體 的內(nèi) 部 功 能 和 算 法 完 成 部 分 。 這 種 將 設(shè) 計實 體 分 成 內(nèi) 外 部 分 的 概 念 是 VHDL 系 統(tǒng) 設(shè) 計 的 基 本 點 。 它 可 以 用 明 確 的 代 碼 描 述 復(fù) 雜 的 控制 邏 輯 設(shè) 計 。 VHDL 是 一 種 設(shè) 計 、 仿 真 和 綜 合 的 標 準 硬 件 描 述 語 言 。 它 可 以 從 一 個 仿 真 工 具 移 植 到 另 一 個 仿 真 工 具 ， 從 一 個 綜 合 工 具 移植 到 另 一 個 綜 合 工 具 ， 從 一 個 工 作 平 臺 移 植 到 另 一 個 工 作 平 臺 。3） 獨 立 性VHDL 的 硬 件 描 述 與 具 體 的 工 藝 技 術(shù) 和 硬 件 結(jié) 構(gòu) 無 關(guān) 。 程 序 設(shè) 計 的 硬 件 目 標 器 件 有 廣 闊 的 選 擇 范 圍 ， 可 以 是 各 系 列 的CPLD、 FPGA 及 各 種 門 陣 列 器 件 。5） 靈 活 性VHDL 最 初 是 作 為 一 種 仿 真 標 準 格 式 出 現(xiàn) 的 ， 有 著 豐 富 的 仿 真 語 句 和庫 函 數(shù) 。 所以 ， 即 使 在 遠 離 門 級 的 高 層 次 （ 即 使 設(shè) 計 尚 未 完 成 時 ） ， 設(shè) 計 者 就 能 夠?qū)?整 個 工 程 設(shè) 計 的 結(jié) 構(gòu) 和 功 能 的 可 行 性 進 行 查 驗 ， 并 做 出 決 策 。 它 在 語 法上 與 現(xiàn) 代 編 程 語 言 相 似 ， 但 包 含 了 許 多 與 硬 件 有 特 殊 關(guān) 系 的 結(jié) 構(gòu) 。 當 定 義 了 一 個 設(shè) 計 的 實 體 之 后 ， 其 他 實 體 可 以 利 用 該實 體 ， 也 可 以 開 發(fā) 一 個 實 體 庫 。外 部 的 實 體 名 或 連 接 由 實 體 聲 明 Entity 來 描 述 。 結(jié) 構(gòu) 體 可 以 包 含 相 連 的 多個 進 程 process 或 者 組 建 ponent 等 其 他 并 行 結(jié) 構(gòu) 。 VHDL 的設(shè)計步驟采 用 VHDL 的 系 統(tǒng) 設(shè) 計 ， 一 般 有 以 下 6 個 步 驟 ：1） 要 求 的 功 能 模 塊 劃 分 ；2） VHDL 的 設(shè) 計 描 述 （ 設(shè) 計 輸 入 ） ；3） 代 碼 仿 真 模 擬 （ 前 仿 真 ） ；74） 計 綜 合 、 優(yōu) 化 和 布 局 布 線 ；5） 布 局 布 線 后 的 仿 真 模 擬 （ 后 仿 真 ） ；6） 設(shè) 計 的 實 現(xiàn) （ 下 載 到 目 標 器 件 ） 。由于集成電路制造技術(shù)日新月異,電路的設(shè)計日趨復(fù)雜。Altera 公司推出的 MAX+plusⅡ軟件是專門用于電子電路仿真的“虛擬電子工作臺”軟件，它是目前全球最直觀、最高效的 EDA 軟件。用該軟件進行設(shè)計、分析非常方便。MAX+plusⅡ是美國加州 Altera 公司推出的專門用于電子線路仿真實驗與設(shè)計的“虛擬電子工作平臺” 。8第三章 數(shù)字鐘的設(shè)計要求及總體設(shè)計 設(shè)計要求1)具有時、分、秒計數(shù)顯示功能，以 24 小時循環(huán)計時；2)具有清零、使能功能3)具有調(diào)節(jié)小時、分、秒功能；4)具有整點報時功能；5)具有顯示年、月、日的功能； 功能要求分析根據(jù)以上數(shù)字鐘的功能要求，需要完成以下幾個部分:1)時鐘模塊：由試驗箱內(nèi)部時鐘提供，對計數(shù)器提供計數(shù)時鐘信號；2)秒鐘模塊：對秒進行 60 進制循環(huán)計數(shù)，并向分鐘產(chǎn)生進位，同時具有調(diào)分功能；3)分鐘模塊：對分進行 60 進制循環(huán)計數(shù)，并向小時產(chǎn)生進位，同時具有調(diào)時功能4)小時模塊：對小時進行 24 進制循環(huán)計數(shù)。他們均由各子模塊源程序生成。能實現(xiàn)各子模塊的功能。它的計時周期為 24 小時；顯示滿刻度為 23 時 59 分 59 秒，另外具備校時功能。將標準秒信號送入“秒計數(shù)器”，“秒計數(shù)器”采用 60進制計數(shù)器，每累加 60 秒發(fā)送一個“分脈沖”信號，該信號將被送到“分計數(shù)器”?！皶r計數(shù)器”采用 24 進制計數(shù)器，可實現(xiàn)對一天 24 小時的累計。通過六位ＬＥＤ七段顯示器顯示出來。也可以對電子鐘復(fù)位，重新開始計時。1）SECOND 模塊：用來對秒進行計時，當記到計數(shù)器的低四位為 1001 時，若高三位不是 101 時，則秒計數(shù)器加 7，目的是使計數(shù)值變?yōu)?BCD 碼。當計數(shù)11器的低四位不為 1001 時，計數(shù)器加 1。2）MINUTE 模塊：用來對分進行計時，當記到計數(shù)器的低四位為 1001 時，若高三位不是 101 時，則分計數(shù)器加 7，目的是使計數(shù)值變?yōu)?BCD 碼。當計數(shù)器的低四位不為 1001 時，計數(shù)器加1。3）HOUR 模塊：用來對時進行計數(shù)，當記到計數(shù)器的低四位為 1001 時，若高三位小于 010 時，則時計數(shù)器加 7，目的是使計數(shù)值變?yōu)?BCD 碼。HOUR 模塊的時鐘由 SETHOUR 和 MINUTE 記到 60的進位兩部分組成。5）整點報時功能模塊 ALERT：輸 入 為 分 ／ 秒 信 號 ， 輸 出 為 高 頻 聲 控 Q1K和 Q500。同時整個計數(shù)器有清零，調(diào)時，調(diào)分功能。石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且，振蕩信號的頻率與振蕩電路中的R、C元件的數(shù)值無關(guān)。然后再利用分頻電路，將其輸出信號轉(zhuǎn)變?yōu)槊胄盘枴７诸l電路的邏輯框圖如圖 42 所示。經(jīng)分頻后輸出 1HZ 的標準秒信號 CLK4MHZ 的按鍵掃描信號、1KHZ 的按鍵去抖信號和 500HZ 用于報時模塊的輸入信號。13 圖 頂層設(shè)計 軟件設(shè)計根據(jù)數(shù)字電子鐘的設(shè)計原理，按照自定向下的設(shè)計思路，編寫各個模塊的VHDL 源程序。USE 。ENTITY SECOND IS PORT (CLK: IN STD_LOGIC。 系統(tǒng)復(fù)位信號 SETMIN:IN STD_LOGIC。 分計數(shù)時鐘信號 DAOUT: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。ARCHITECTURE ART OF SECOND IS SIGNAL COUNT :STD_LOGIC_VECTOR(6 DOWNTO 0)。BEGIN14DAOUT=COUNT。ENMIN=(ENMIN_1 OR ENMIN_2)。039。 ENMIN_1=39。 ELSIF(CLK39。139。139。ELSECOUNT=COUNT+7。ELSE COUNT=0000000。ELSIF(COUNT1660)THENCOUNT=COUNT+1。039。 ENMIN_1=39。 END IF。 END PROCESS。2）仿真波形圖：15圖 SECOND 模塊仿真波形圖仿真波形分析：由仿真波形圖可知，當 clk 和 carry 為上升沿時，sec1 輸出由 9 變?yōu)?0，并且 sec1 都是由 0 到 9 循環(huán)，sec2 輸出由 5 變?yōu)?，并且 sec2 都是由 0 到 5 循環(huán)，所以，這是一個 60 進制的秒控制模塊。USE 。ENTITY MINUTE IS PORT (CLK: IN STD_LOGIC。 時設(shè)置時鐘信號 RESET: IN STD_LOGIC。 時設(shè)置信號 ENHOUR: OUT STD_LOGIC。 分計數(shù)值END ENTITY MINUTE。 SIGNAL ENHOUR_1,ENHOUR_2:STD_LOGIC。ENHOUR_2=(SETHOUR AND CLKS)。PROCESS(CLK,RESET,SETHOUR) BEGIN IF (RESET=39。)THEN COUNT=0000000。039。EVENT AND CLK=39。)THEN IF(COUNT(3 DOWNTO 0)=1001)THEN IF(COUNT1660)THEN IF(COUNT=1011001)THEN ENHOUR_1=39。 COUNT=0000000。 ENHOUR_1=39。 END IF。END IF。ENHOUR_1=39。 AFTER 100 NS。ENHOUR_1=39。 END IF。 END PROCESS。172）仿真波形圖：圖 MINUTE 模塊仿真波形圖仿真波形分析：由仿真波形圖可知，當 clk 和 carry 為上升沿時，min1 輸出由 9 變?yōu)?0，并且 min1 都是由 0 到 9 循環(huán)，min2 輸出由 5 變?yōu)?，并且 min2 都是由 0 到 5 循環(huán)，所以，這是一個 60 進制的分控制模塊。USE 。ENTITY HOUR IS PORT (CLK: IN STD_LOGIC。 系統(tǒng)復(fù)位信號 DAOUT: OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。ARCHITECTURE ZRT OF HOUR IS SI