【正文】 術獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產品幾乎滲透了社會的各個領域，有力地推動了社會生產力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產品性能進一步提高，產品更新?lián)Q代的節(jié)奏也越來越快。忘記了要做的事情，當事情不是很重要的時候，這種遺忘無傷大雅。例如，許多火災都是由 于人們一時忘記了關閉煤氣或是忘記充電時間。注射后，一般等待 5 分鐘，一旦超時，所作的皮試試驗就會無效。所以，要制作一個定時系統(tǒng)。 鐘表的數(shù)字化給人們生產生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。因此，研究數(shù)字 跑表 及擴大其應用，有著非常現(xiàn)實的意義。數(shù)字跑表 是一種用數(shù)字電路技術實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命， 因此得到了廣泛的使用。因此，此次設計與 制作數(shù)字跑表 就是為了了解 跑表 的原理，從而學會制作 數(shù)字跑表 .而且通過 跑表 的制作進一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實用方法 .且由于 數(shù)字跑表 包括組合邏輯電路和時敘電路 .通過它可以進一步學習與掌握各種組合邏輯電路與時序電路的原理與使用方法 。是一種用戶根據各自需要而自行構造邏輯功能的數(shù)字集成電路。 CPLD 主要是由可編程邏輯宏單元 ( MC， Macro Cell ) 圍繞中心的可編程互連矩陣單元組成。由于 CPLD 內部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。幾乎所有應用中小規(guī)模通用數(shù)字集成電路的場合均可應用 CPLD 器件。 課題設計內容 應用 VHDL 語言設計數(shù)字系統(tǒng) ,很多設計工作可以在計算機上完成 ,從而縮短了系統(tǒng)的開發(fā)時間 ,提高了工作效率。系統(tǒng)功能要求： (1) 具有時鐘秒表系統(tǒng)功能要求顯示功能 ,用 4 個數(shù)碼管分別顯示秒和百分秒 。 (3) 開啟時間設定、關閉時間設定可通過控制信號中的時間調節(jié)來設置 ,在秒設置方面每按一下 ,秒就會自動加 1 ,采用 60 進制計數(shù) ,當計數(shù)到 59 時又會恢復為 00 。系統(tǒng)時間可以同單獨的至零信號 ,將數(shù)碼管顯示時間直接恢復到 00. 00 狀態(tài)。 8 第二章 實驗的軟件環(huán)境 Altera 的器件能達到最高的性能和集成度，不僅僅是因為它采用了先進的工藝和新的邏輯結構，還在于它提供了現(xiàn)代化的設計工具。 EDA 的介紹 電子設計自動化 (EDA)是一種實現(xiàn)電子系統(tǒng)或電子產品自動化設計的技術，它與電子技術、微電子 技術的發(fā)展密切相關，吸收了計算機科學領域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，是 20 世紀 90 年代初從 CAD(計算機輔助設計 )、CAM(計算機輔助制造 )、 CAT(計算機輔助測試 )和 CAE(計算機輔助工程 )的概念發(fā)展而來的。直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。即使是普通的電子產品的開發(fā)， EDA 技術常常使一些原來的技術瓶頸得以輕松突破，從而使產品的開發(fā)周期大為縮短、性能價格比大幅度提高。 EDA 技術的發(fā)展始于 70 年代，至今經歷了三個階段。它利用計算機的圖形編輯、分析和存儲等能力，協(xié)助工程師設 計電子系統(tǒng)的電路圖、印刷電路板圖 :采用二維圖形編輯與分析，主要解決電子線路設計后期的大量重復性工作，可以減少設計人員的煩瑣重復勞動但自動化程度低，需要人工干預整個設計過程。 80 年代初期， EDA 技術開始設計過程的分析，推出了以仿真 (邏輯模擬、定時分析和故障仿真 )和自動布局與布線為核心的 EDA 產品，這一階段的 EDA 己把一系列計算機學科的最新成果引入電子設計，形成了 CAE 計算機輔工程。其作用已不僅僅是輔助設計，而且可以代替人進行某種思維。所以， 90 年代出現(xiàn)了以自動綜合器和硬件描述語言為基礎，全面支持電子設計自動化的 9 ESDA(電子系統(tǒng)設計自動化 )，既高級 EDA 階段，也就是目前所說的 EDA。這種設計方法使 設計者不能預測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機調試時才確定，也很難通過局部電路的調整使整個系統(tǒng)達到既定的功能和指標，不能保證一舉成功。此階段 EDA 技術的主要特征是支持高級語言對系統(tǒng)進行描述，高層次綜合理論得到了巨大的發(fā)展，進行系統(tǒng)級的仿真和綜合。完成設計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合做準備。綜合器對源文件的綜合是針對某一 FPGA/CPLD 供應商的產品系列的，因此，綜合后的結果具有硬件可實現(xiàn)性。功能仿真僅對設計描述的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求，仿真過程不涉及具體器件的硬件特性，如延遲特性。適配完成后， EDA 軟件將產生針對此項設計的多項結果 。2 時序仿真用網表文件 。4 適配錯誤 報告等。時序仿真的網表文件中包含了較為精確的延遲信息。這里所謂的硬件仿真，是針對 ASIC 設計而言的。而硬件測試則是針對 FPGA/CPLD直接用于電路系統(tǒng)的檢測而言的。 在教學方面，幾乎所有理工科（特別是電子信息）類的高校都開設了 EDA 課程。一般學習電路仿真工具（如 EWB、 PSPICE）和 PLD 開發(fā)工具（如 Altera/Xilinx 的器件結構及開發(fā)系統(tǒng)），為今后工作打下基礎。 EDA 技術的發(fā)展趨勢 從目前的 EDA 技術來看，其發(fā)展趨勢是政府重視、使用普及、應用文泛、工 具多樣、軟件功能強大。為了與臺灣和美國的設計工程師形成更有力的競爭，中國的設計隊伍有必要購入一些最新的 EDA 技術。要大力推進制造業(yè)信息化，積極開展計算 機輔助設計（ CAD）、計算機輔助工程（ CAE）、計算機輔助工藝（ CAPP）、計算機機輔助制造（ CAM）、產品數(shù)據管理（ PDM）、制造資源計劃（ MRPII）及企業(yè)資源管理（ ERP）等。開展 “ 數(shù)控化 ” 工程和 “ 數(shù)字化 ” 工程。在 ASIC 和 PLD 設計方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。但各國也正在努力開發(fā)相應的工具。中國華大集成電路設計中心，也提供 IC 設計軟件，但性能不是很強。據最新統(tǒng)計顯示，中國和印度正在成為電子設計自動化領域發(fā)展最快的兩個市場，年復合增長率分別達到了 50%和 30%。 EDA 技術的應用廣泛，現(xiàn)在已涉及到各行各業(yè)。 EDA 市場日趨成熟，但我國的研發(fā)水 平沿很有限，需迎頭趕上。 MAX+plusⅡ 軟件主要由層次顯示 器 、信息處理器、設計輸入編輯器、設計編譯器、設計校驗器和器件編程器構成了一個完整獨立的 EDA 設計平臺（見圖 所示 ）。 12 MAX+plusⅡ 軟件平臺提供了強大的庫功能，有豐富的基本符號庫和已建好的宏庫供用戶調用。 MAX+plusⅡ 有 3 種版本： 商業(yè)版、基礎版和學生版。 MAX+plusⅡ 的設計環(huán)境 圖 所示為 MAX+plusⅡ 的激活的管理器界面，項目設計的各項操作都是在MAX+plusⅡ 管理器中進行的，所有的設計都是從此界面開始的。 MAX+plusⅡ 的信息處理器用來提示當前項目編譯或仿真后的錯誤和信息。 MAX+plusⅡ 的圖形編輯器、符號編輯器、文本編輯器、波形編輯器 是用來輸入或編輯用戶的設計文件。 14 圖 MAX+plusⅡ 層次顯示器 窗口 MAX+plusⅡ 的仿真器 可以對編譯完成后的項目進行功能仿真和時序仿 真。分析多個源節(jié)點和目標節(jié)點之間的傳播延遲路徑。計算從輸入引腳到觸發(fā)器、寄存器和異步 RAM 的信號輸入所需的最小建立時間和保持時間。分析時序電路的性能，包括限制性能上有限制的延遲，最小的時鐘周期和最高的電路工作頻率。 MAX+plusⅡ 設計流程 MAX+plusⅡ 的設計流程如圖 所示，主要由設計輸入、設計編譯、設計驗證（包括功能仿真和時序仿真）、器件編程等步驟完成。它是美國國防部在 80 年代初研究 VHSIC計劃時組織開發(fā)的。 1993 年，又對此標準作了進一步修定，推出新標準，即 IEEE 1076—1993 標準。 (2) VHDL 有良好的可讀性，它可以被計 算機接受，也容易被讀者理解。 (4) 支持大規(guī)模設計的分解和已有設計的再利用。 (6) 以硬件描述語言 VHDL 從事設計工作，不必考慮線路布局問題，降低設計的復雜度 。 設計要求 設計編譯 功能仿真驗證 時序仿真驗證 設計輸入 器件編程 在線測試 投產 設計修改 圖 MAX+plusⅡ 軟件工作流程 17 VHDL 程序的結構 一、 VHDL 程序的基本單元 VHDL 程序的結構由結構體、實體、配置（ CONFIGURATION）、程序包（ PACKAGES）和庫（ LIBRARIES）組成。 在應用程序中，實體是唯一的，結構體可以具有多個。配置可以用于描述實體與結構體的連接關系，設計者可以利用配置為實體選擇不同的結構體。 ] [ PORT (端口表 )。] END [ ENTITY ] 實體名 。它描述了一個系統(tǒng)或者電路的外觀圖。類屬說明提供靜態(tài)信息通道，適用于規(guī)定端口的大小、實體中包括元件的多少以及時間特性等。實體語句部分定義實體接口中的公共信息。它的主要功能描述如下： (1) 要求設置復位開關。在任何情況下只要按下復位開關， 跑表 都要無條件地進行復位操作，即使是在計時過程中也要無條件地進行清零操作。實際上啟 /停開關的使用方法與傳統(tǒng)的機械式計時器完全相同：當按下啟 /停開關后，將啟動 跑表 并開始計時；當再按一下啟 /停開關時，將終止 跑表 的計時操作。在體育競賽中運動員的成績計時是以 秒為最小單位的，因此要求設計的計時器能 夠顯示 秒的時間。在現(xiàn)今的各項體育競賽中，最長時間為12 小時的 跑表 已經足夠了。 根據上面 跑表 的功能描述，不難給出該 跑表 的輸入和輸出電路。 (2) 當做好計時準備后按下 跑表 的啟 /停開關 on_off， 跑表 開始計時， 跑表 的最小計時單位是 秒；計時完畢后再按一下 跑表 的啟 /停開關 on_off，將終止 跑表 的 計時操作。這里取 1000Hz 的時鐘輸入信號 clk。對于該 跑表 的設計中，系統(tǒng)電源的復位電路是外加的，并不包含在設計當中。這樣，在設計中就需要一個八條輸出線，用來選通指定的一位 LED 七段顯示數(shù)碼管。 綜上所述，可以確定 跑表 的基本方案如下： (1) 當對 跑表 進行更換電源操作時，由系統(tǒng)電源復位電路提供給 跑表 的電源復位信號 sysreset 來控制對 跑表 的復位操作，即使 跑表 清零。 ? 按下 跑表 的啟 /停開關 on_off， 跑表 計時開始。其中， choose（ 7 downto 0）以 100Hz 的頻率使 8 個 LED 七段顯示數(shù)碼管按次序依次點亮，由于頻率很高，所以可以得到一個無閃爍的穩(wěn)定的 跑表 計時輸出。 ? 然后再次按下復位開關 reset 進行 跑表 的復位清零操作，為 跑表 的下次計時做準備。 根據上述考慮，可以畫出 跑表 系統(tǒng)的結構框圖， 如圖 31 所示 ， 它說明了整個系統(tǒng)的外部輸入和輸出情況。系統(tǒng)的接口包括輸入信號、輸出信號、一些 輸入輸出雙向信號以及需要傳輸?shù)哪承﹨?shù)。 在上面的描述中，實際上已經規(guī)定了 跑表 的輸入輸出信號： (1) 輸入信號 ? 復位開關信號 reset； ? 啟／停開關信號 on_off； ? 系統(tǒng)電源復位信號 sysreset； ? 外部時鐘信號 clk。 我們知道， VHDL 的系統(tǒng)接口是由實體說明來描述的。 源代碼 1 library ieee。 use 。 entity stopwatch is port ( reset1 : in std_logic。 sysreset : in std_logic。 choose : out std_logic_vector(7 downto 0)。 end stopwatch?，F(xiàn)在我們就來根據前面描述的結構功能，確定使用哪些模塊以及這些模塊之間的關系。同步電路的方案很多 ，圖 32 是一種 既有消抖功能又有同步功能的電路，應用的非常廣泛。通過分頻電路，由外部時鐘信號 clk 產生頻率分別為 100Hz 和 25Hz 的時鐘信號。只有當使能信號有效時，才能夠進行 跑表的定時計數(shù)操作。這個定時計數(shù)操作可以有一個定時計數(shù)器來完成，定時計數(shù)器的功能就是用來產生 8 位計時信息。我們通過信號 choose（ 7 downtown 0）來進行 8 個 LED 七段顯示數(shù)碼管的選 擇，從而將輸出信號 segment（ 6 downtown 0）送到相應的 LED 七段顯示數(shù)碼管上以完成 跑表 計時的顯示。 通過上面的說明，不難看出我們可以將 跑表 系統(tǒng)劃分為 5 個模塊：鍵輸入模塊、時鐘分頻模塊、控制模塊、 跑表 計時模塊、和顯示 模塊。 圖 跑表 各個模塊之間的連接關系 下面我們就根據圖 33 所示的各個模塊的連接關系來確定各個模塊的輸入信號和輸出信號。 23 輸出信號 ? 去除抖動后的復位信號 reset0； ? 去除抖動后的啟 /停信號 on_off0。 輸出信號 ? 用來消除抖動的時鐘信號 clk1； ? 跑表 的內部計時時鐘信號 clk0。 輸出信號