【正文】 ????????????????????????????????????????????????????????????????????????????????????????????2531 EDA 技術(shù)概述電子技術(shù)的發(fā)展，特別是專用集成電路（ASIC）設(shè)計技術(shù)的日趨進步和完善，推動了數(shù)字系統(tǒng)的迅猛發(fā)展。用 FPGA 器件構(gòu)造系統(tǒng), 所有算法完全由硬件電路來實現(xiàn), 使得系統(tǒng)的工作可靠性大為提高。由于 FPGA 具有 ISP （在系統(tǒng)可編程）功能, 當設(shè)計需要更改時, 只需更改 FPGA 中的控制和接口電路 , 利用 EDA 工具將更新后的設(shè)計下載到FPGA 中即可, 無需更改外部電路的設(shè)計, 大大提高了設(shè)計的效率。傳統(tǒng)的“固定功能集成塊+連線”的設(shè)計方法已不能滿足實際需求，根據(jù)系統(tǒng)功能要求利用現(xiàn)代電子設(shè)計方法—EDA 技術(shù)，采用自上而下的設(shè)計方式，設(shè)計出速度快、體積小、重量輕、功耗低的集成電路已成為必然趨勢。采用 EDA技術(shù)可以縮短電系統(tǒng)設(shè)計的開發(fā)周期，極大地提高了工作效率。第一階段 20 世紀 70 年代，集成電路制作方面， MOS 工藝已得到廣泛的應(yīng)用。第二階段 20 世紀 80 年代，集成電路設(shè)計進入了 CMOS(互補場效應(yīng)管)時代。更為重要的是各 EDA 公司致力于兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的EDA 工具軟件的研究,都有效地將 EDA 技術(shù)推向成熟。 “Topdown”設(shè)計方法有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計中的錯誤，提高設(shè)計的一次成功率，因而在現(xiàn)代 EDA 系統(tǒng)中被廣泛采用。它的突出優(yōu)點是：語言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用和繼承等。 開放性和標準化框架是一種軟件平臺結(jié)構(gòu)，它為 EDA 工具提供了操作環(huán)境。ASIC 設(shè)計現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。這種設(shè)計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點是開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。 上述 ASIC 芯片，尤其是 CPLD／FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。電子設(shè)計專家認為，單片機時代己經(jīng)結(jié)束，未來將是 EDA 的時代。與單片機系統(tǒng)開發(fā)相比，利用 EDA 技術(shù)對 FPGA/CPLD 的開發(fā)，通常是一種借助于軟件的純硬件開發(fā)，可以通過這種途徑進行專用 ASIC 開發(fā)，而最終的 ASIC 芯片，可以是 FPGA/CPLD，也可以是專制的門陣列掩模芯片，F(xiàn)PGA/CPLD 起到了硬件仿真 ASIC 芯片的作用。接下去，再用專用集成電路 ASIC 或現(xiàn)場可編程門陣列 FPGA 自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。1987 年底，VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言 ?，F(xiàn)在，VHDL 和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。VHDL 語言可以支持自上而下的設(shè)計方法，它具有功能強大的語言結(jié)構(gòu)，可用簡潔明確的代碼描述來進行復(fù)雜控制邏輯的設(shè)計，可碩士學(xué)位論文緒論以支持同步電路、異步電路、以及其他隨機電路的設(shè)計。VHDL 語言具有多層次的設(shè)計描述功能，可以從系統(tǒng)的數(shù)字模型直到門級電路，支持設(shè)計庫和可重復(fù)使用的元件生成，它支持階層設(shè)計且提供模塊設(shè)計的創(chuàng)建。與工藝技術(shù)有關(guān)的參數(shù)可通過 VHDL 提高的類屬加以描述，工藝改變時，只需修改相應(yīng)程序中的類屬參數(shù)即可。這意味著同一個 VHDL 設(shè)計描述可以在不同的設(shè)計項目中采用，方便了設(shè)計成果的設(shè)計和交流。當產(chǎn)品的產(chǎn)量達到相當?shù)臄?shù)量時，采用 VHDL 進行的設(shè)計可以很容易轉(zhuǎn)成用專用集成電路來實現(xiàn)，僅僅需要更換不同的庫重新進行綜合。在從事設(shè)計進行編程 VHDL 代碼之前，必須先對你的設(shè)計目的和要求有一個、時鐘/輸出時間、最大系統(tǒng)工作頻率、關(guān)鍵的路徑等這些要求，要有一個明確的定義，這將有助于你的設(shè)計，然后再選擇適當?shù)脑O(shè)計方式和相應(yīng)的器件結(jié)構(gòu)，進行設(shè)計的綜合。自頂向下的處理方式要求將你的設(shè)計分成不同的功能元件，每個元件具有專門定義的輸入和輸出，網(wǎng)表，然后再設(shè)計其中的各個元件。編寫 VHDL 語言的代碼與編寫其他計算機科技大學(xué)碩士學(xué)位論文緒論程序語言的代碼有很大的不同。對于大型設(shè)計，采用 VHDL 仿真軟件對其進行仿真可以節(jié)省時間，可以在設(shè)計的早期階段檢測到設(shè)計中的錯誤，從而進行修正，以便盡可能地減少對設(shè)計日程計劃的影響。選擇目標器件、輸入約束條件后，VHDL 綜合優(yōu)化軟件工具將對 VHDL 原代碼進行處理，產(chǎn)生一個優(yōu)化了的網(wǎng)絡(luò)表，并可以進行粗略的時序仿真。這時的時序仿真將檢查諸如信號建立時間、時鐘到輸出、寄存器到寄存器的時延是否滿足要求。只有這樣，取得的綜合優(yōu)化和配置的結(jié)果才符合實際要求。它代表了數(shù)字電信領(lǐng)域的最高水平，給數(shù)字電路的設(shè)計帶來了革命性的變化。20 世紀 70 年代末出現(xiàn)了可編程邏輯陣列（PALProgrammable Array Logic）器件?，F(xiàn)在一般把超過某一集成度的 PLD 器件都稱為 CPLD。 FPGA/CPLD 簡介FPGA/CPLD 都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單片集成電路中，其集成度己發(fā)展到現(xiàn)在的幾百萬門。因此 FPGA 既具有門陣列的高邏輯密度和通用性，又有可編程特性。其優(yōu)點是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強的惡劣環(huán)境?；?SRAM 技術(shù)的器件編程數(shù)據(jù)存儲于器件的 RAM 區(qū)中，使之具有用戶設(shè)計的功能。與 MCU 相比，F(xiàn)PGA/CPLD 的優(yōu)勢是多方面的和根本性的 [8]:編程方式簡便、先進。FPGA/CPLD 的時鐘延遲可達納秒級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。開發(fā)工具和設(shè)計語言標準化，開發(fā)周期短。由于相應(yīng)的 EDA 軟件功能完善而強大，仿真方式便捷而實時，開發(fā)過程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計，這正是產(chǎn)品快速進入市場的最寶貴的特征。利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計。 數(shù)字密碼器的總體方案設(shè)計 數(shù)字密碼器的功能描述一個簡單的數(shù)字密碼器是由密碼器主體以及附加的外圍指示電路組成的，其中密碼器主體的作用是用來接受密碼并進行密碼的驗證操作；附加的外圍指示電路的主要作用是用來顯示輸入的密碼和根據(jù)密碼驗證的結(jié)果來給出不同的指示燈顯示或者啟動報警裝置，而報警裝置則通常采用揚聲器。這里密碼器只接受前 6 位密碼輸入，并以按鍵音提示，多余位數(shù)的密碼輸入將不起作用；采用 6 位 7 段 LED 對輸入的密碼進行動態(tài)掃描顯示；允許密碼輸入錯誤的最大次數(shù)為三次, 口令錯誤次數(shù)超過三次則進入死鎖狀態(tài), 并發(fā)出警報。在這一步，必須花費一定的時間，從而保證模塊劃分的最優(yōu)化，這樣可以大大減小后面 VHDL 程序編寫的工作量。11首先，密碼器通過外接鍵盤輸入數(shù)字密碼，然后密碼需要經(jīng)過 10 線至 4 線編碼器變成 BCD 碼；接下來通過 4 位比較器與存儲在系統(tǒng)中的預(yù)置密碼進行比較，同時將輸入的密碼通過數(shù)碼管掃描模塊和數(shù)碼管顯示譯碼模塊顯示出來；最后將比較的結(jié)果 DEP 送到控制器模塊中。外接鍵盤每送一個密碼數(shù)字，計數(shù)器的計數(shù)值加 1。當密碼輸入錯誤的達到次數(shù)三次時,計數(shù)器 2 應(yīng)向控制器反饋信號 NOTC， 密碼器將進入死鎖狀態(tài), 并發(fā)出警報。頂層設(shè)計的模塊圖如圖 23 所示。12給密碼器上電后按下 READY 鍵，表示密碼器準備就緒，可以接收外部輸入的密碼數(shù)字；這時用來指示密碼器工作狀態(tài)的指示燈和揚聲器都處于不工作狀態(tài)。密碼器開啟結(jié)束后，密碼器將進入到下一次開啟等待狀態(tài)。為了密碼器的安全起見，按鍵需放在內(nèi)部人員辦公室或其他外部人員不能進入的地方。在該程序中，其中密碼器頂層設(shè)計的各個模塊是以元件的形式給出的，必須進行元件的說明，然后才能進行元件的例化調(diào)用。數(shù)字密碼器劃分為分頻模塊、消抖同步模塊、使能電路模塊、密碼預(yù)置模塊、編碼模塊、比較模塊、計數(shù)器選擇模塊、數(shù)碼管顯示譯碼模塊、指示電路模塊、數(shù)碼管掃描模塊、誤碼模塊和控制器模塊 12 個部分，頂層設(shè)計中各個模塊是作為元件來引用的，因此這里需要將各個模塊設(shè)計成獨立設(shè)計實體的具體形式，這樣便可以在頂層設(shè)計來引用這些模塊了。對 CLK 進行分頻輸出兩路時鐘 CLK_DIV1 和 CLK_DIV2,其中 CLK_DIV1 作為按鍵檢測消抖時鐘和控制器模塊時鐘，而 CLK_DIV2 作為密碼錯誤次數(shù)計數(shù)模塊的時鐘。因此，分頻模塊可以采用 10 分頻和 30 分頻電路來構(gòu)成，如圖 25 所示。其中 30 分頻電路和 10 分頻電路的 VHDL 程序分別為 ，；分頻模塊的 VHDL 程序為。如圖 27 所示。其中，D 觸發(fā)器的 VHDL 程序為 ， 消抖同步電路的 VHDL 程序為， 消抖同步模塊的 VHDL 程序為 。模塊描述在數(shù)字密碼器中，數(shù)字密碼 A0～A9 的按鍵輸入信號是通過控制器模塊給出的使能信號 EN 來進行控制的：當使能信號有效（高電平）時，輸入的信號 A0～A9 有效；否則輸出為高電平。模塊描述該模塊用來預(yù)置密碼器的密碼，用于與輸入的數(shù)字密碼進行比較操作。 編碼模塊輸入輸出信號定義圖 210 密碼預(yù)置輸出模塊圖密碼預(yù)置輸出模塊的模塊圖如圖 210 所示，模塊的輸入、輸出定義如下：1）輸入信號A01～A91：由消抖同步模塊提供，對應(yīng)于數(shù)字按鍵 0～9；RESET ：由控制器模塊提供；DUS ：由控制器模塊提供，用于檢測是否有按鍵輸入；2）輸出信號B1～B4：由按鍵信號轉(zhuǎn)換成 4 位 BCD 碼，用來提供給比較模塊；16DATA_IN：當其為高電平是，表示有密碼輸入，用來提供給控制器模塊；DI ：按鍵音信號，用來提供給指示模塊，以驅(qū)動揚聲器。除此以外，該模塊還將輸入的按鍵信號通過移位寄存器按照按鍵的順序存儲到 6 個 4 位 BCD 碼輸出信號 in1～in6 中，用于提供給數(shù)碼管掃描模塊的輸入信號。 比較模塊輸入輸出信號定義圖 211 比較模塊圖比較模塊的模塊圖如圖 211 所示，模塊的輸入、輸出信號定義如下：1）輸入信號BBBB4：由編碼模塊提供，用于與密碼預(yù)置模塊輸出的預(yù)置密碼信號進行比較；EEEE4：密碼預(yù)置信號，由密碼預(yù)置模塊提供。VHDL 設(shè)計比較模塊的 VHDL 程序為 。17FULL： 提供給密碼預(yù)置輸出模塊，用于表示 6 位密碼是否輸入完畢。2）輸出信號A、B、C、D、E、F、G：分別對應(yīng) 7 段 LED 的 7 個輸入端口。這里采用共陰極 LED，所以輸出 A～G 高電平有效。IN1～IN6：數(shù)字密碼顯示輸入信號，由編碼模塊提供。圖 214 數(shù)碼管掃描模塊圖模塊描述在密碼器中，輸入的數(shù)字密碼需顯示在 LED 上，由于輸入由 6 位，所以至少應(yīng)采用 6 個 LED 進行顯示。這里數(shù)碼管掃描頻率采用密碼器時鐘輸入 CLK，為 300Hz。CLK_DIV1:用于報警狀態(tài)下的揚聲器驅(qū)動信號。模塊描述在密碼器中，指示電路模塊的功能是用來產(chǎn)生紅燈指示 LED_R、綠燈指示 LED_G 和蜂鳴裝置ALERT。其中 RS 觸發(fā)器的VHDL 程序為 ,指示電路模塊的 VHDL 程序為 。RET：復(fù)位信號，有控制器提供。BJY ：警告狀態(tài)下的紅燈和蜂鳴器驅(qū)動信號。 控制器模塊輸入輸出信號定義控制器模塊的模塊圖如圖 217 所示，模塊的輸入、輸出信號定義如下：20圖 217 控制器模塊圖1）輸入信號C1C2C3C44：由消抖模塊提供，分別對應(yīng)鍵 WAIT_T、SETUP、READY、OPEN_T。FULL ：由計數(shù)選擇模塊提供，當它為 1 時，表示已經(jīng)輸入了 6 位的正確密碼，可以進入到啟動狀態(tài)。2）輸出信號EN ：輸入到使能模塊的使能信號。RESET：輸入到編碼模塊、計數(shù)器選擇模塊和數(shù)碼管掃描模塊的復(fù)位信號。模塊描述控制器模塊為數(shù)字密碼器的核心部分，它在密碼器系統(tǒng)中占有重要的地位，要編好這一部分的程序，必須先對該模塊的工作原理有清晰的認識。這時如果操作人員按下 READY 鍵，密碼器將會進入到第 3 種狀態(tài)，等待密碼數(shù)字的輸入。21在這種情況下，密碼器每收到一個按鍵信號后，控制器模塊應(yīng)該判斷出該按鍵輸入是數(shù)字密碼還是OPEN_T 信號。如果 FULL 有效，那么表示已經(jīng)接收了 6 個正確的數(shù)字密碼，控制器模塊將轉(zhuǎn)移到啟動狀態(tài)，否則將返回本狀態(tài)繼續(xù)接收密碼。7）報警返回狀態(tài)報警返回狀態(tài)是控制器模塊的最后一個狀態(tài)，這是密碼器將判斷輸入的具體信號：如果按下SETUP 信號，那么控制器模塊將返回到密碼建立等待狀態(tài)；如果按下其他鍵，那么狀態(tài)將不會發(fā)生變化。3 數(shù)字密碼器的 VHDL 程序的編譯、綜合、仿真、驗證本課題中設(shè)計的所有模塊均采用 VHDL 硬件描述語言進行描述，在 Altera 公司的 MAX+PLUSⅡ開發(fā)環(huán)境下進行程序的編譯、邏輯綜合和優(yōu)化、功能仿真、布局布線以及時序仿真，由 Altera 公司的FPGA 產(chǎn)品 FLEX10K 系列產(chǎn)品 EPF10K10LC844 實現(xiàn)驗證。以 FPGA 為目標器件時，設(shè)計實體中有的電路要盡量壓縮面積而忽略性能要求。 頂層模塊仿真密碼輸入錯誤圖 31 密碼輸入錯誤狀態(tài)的仿真波形圖密碼輸入錯誤狀態(tài)的波形仿真圖如圖 31 所示，從圖中可以看出：輸入的密碼為 8543