基于vhdl的多路搶答器的設(shè)計(jì)方案(文件)
【正文】 入信號(hào)，以免發(fā)生錯(cuò)誤。計(jì)時(shí)模塊可分作兩部分：（1）預(yù)置數(shù)；（2）60秒倒計(jì)時(shí)。系統(tǒng)輸出信號(hào)有：倒計(jì)時(shí)輸出端QA[3..0]、QB[3..0]?！?】其用VHDL語言進(jìn)行編程的流程圖如下： 開始LDN=0CLR=0LDN=1CLK上升沿EN=1TA=1TA=0QA=QA+1QB=QB=1圖34 搶答計(jì)時(shí)模塊的流程圖 計(jì)分模塊 計(jì)分模塊的運(yùn)行方式是按照十進(jìn)制進(jìn)行加減，即當(dāng)時(shí)鐘出現(xiàn)上升沿時(shí)就進(jìn)行加一或者減一的操作。計(jì)分模塊的元件圖如下圖所示: 圖35 計(jì)分模塊的元件圖 系統(tǒng)的輸入信號(hào)有：計(jì)分復(fù)位端RST，加分按鈕端ADD，減分按鈕端SUB，組別號(hào)輸入端CHOS[3..0]。如：01110001=0110，用加法實(shí)現(xiàn)：0111+1111=10110。 顯示譯碼主要解決二進(jìn)制數(shù)顯示成對(duì)應(yīng)的十、或十六進(jìn)制數(shù)的轉(zhuǎn)換功能，一般其可分為驅(qū)動(dòng)LED和驅(qū)動(dòng)LCD兩類。[4] 搶答器的系統(tǒng)實(shí)現(xiàn)單獨(dú)模塊只有彼此聯(lián)系起來構(gòu)成一個(gè)完整的系統(tǒng)，才能實(shí)現(xiàn)其功能，這個(gè)過程有兩種實(shí)現(xiàn)方法：①元件例化。通過總的頂層元件圖可以很清晰的看到模塊連接的原理。當(dāng)計(jì)時(shí)使能端EN為低電平，預(yù)置時(shí)間設(shè)置信號(hào)LDN=1時(shí)，通過計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB進(jìn)行預(yù)置數(shù)。 系統(tǒng)的輸出信號(hào)： 各組的搶答按鈕顯示端ABCD1，組別顯示端控制信號(hào)G[3..0]。利用Quartus II進(jìn)行編譯，綜合，仿真，時(shí)序圖如下： 圖42 計(jì)時(shí)模塊的仿真時(shí)序圖引腳作用： 系統(tǒng)輸入信號(hào)：系統(tǒng)清零信號(hào)CLR，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB。 利用Quartus II進(jìn)行編譯，綜合，仿真，時(shí)序圖如下： 圖43 計(jì)分模塊的仿真時(shí)序圖引腳作用： 系統(tǒng)的輸入信號(hào)有：計(jì)分復(fù)位端RST，加分按鈕端ADD，減分按鈕端SUB，組別號(hào)輸入端CHOS[3..0]。由仿真圖310可知以下情況：（1）系統(tǒng)設(shè)計(jì)過程中，當(dāng)計(jì)分復(fù)位端RST=1時(shí)，并且組別輸入信號(hào)CHOS=0000,其中的組別輸入信號(hào)是搶答鑒別模塊的輸出信號(hào)，計(jì)分器復(fù)位，此時(shí)以上四組都不會(huì)產(chǎn)生加減分操作。當(dāng)CHOS=1000時(shí)，即D搶答成功時(shí)，加分鍵ADD輸入四個(gè)脈沖，DD1加到4，說明加分成功，成績(jī)變?yōu)?40分。當(dāng)CHOS=1000時(shí)，即D搶答成功時(shí)，減分鍵SUB輸入四個(gè)脈沖，DD1加到4，說明減分成功，成績(jī)變?yōu)?0分。5 總結(jié) 此次搶答器設(shè)計(jì)結(jié)果通過Quartus II的仿真，證明了本產(chǎn)品在實(shí)際運(yùn)用中的正確性，完全可以實(shí)現(xiàn)預(yù)期任務(wù)的要求，在有一組信號(hào)搶答成功后蜂鳴器發(fā)出警報(bào)，在兩組或兩組以上信號(hào)同時(shí)搶答時(shí)視搶答無效，蜂鳴器不予響應(yīng)。，本產(chǎn)品還有需要改進(jìn)的地方，如管腳過多，實(shí)際連接時(shí)不夠簡(jiǎn)潔，容易造成連接錯(cuò)誤?？紤]不周全，導(dǎo)致系統(tǒng)功能設(shè)定時(shí)遇到不少困難。這次設(shè)計(jì)也使我意識(shí)到，理論與時(shí)間之間的距離有多大。 致謝 經(jīng)過幾個(gè)月的時(shí)間，畢業(yè)設(shè)計(jì)已經(jīng)結(jié)束，本設(shè)計(jì)是在趙老師的指導(dǎo)下完成的。在此還要感謝實(shí)驗(yàn)室的老師們，謝謝你們?cè)谖倚枰臅r(shí)候?yàn)槲掖蜷_實(shí)驗(yàn)室的門，謝謝你們的信任。這些很大程度上得益于幫助過我的老師和同學(xué)，真的非常感謝你們。USE 。 STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 。ARCHITECTURE ONE OF LOCK IS BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3 ) BEGIN IF (CLEAR = 39。STOP=39。139。139。039。 LED=0100 。 ELSIF ( S2 =39。 AND S1=39。 ) THEN STATES = 0011 。 。039。039。139。ANDS3=39。 AND S1=39。STOP=39。 LED=0000。 END PROCESS 。ENTITY ALARM IS PORT(CLEAR,WARN: IN STD_LOGIC。139。139。039。 （2）LIBRARY IEEE。 LEDE: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN a := S3 amp。 IF CLEAR=39。139。 WHEN 0010 =LEDE =0010。 WARNS=39。139。039。 計(jì)分模塊源代碼 LIBRARY IEEE。 CHOOSE: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。139。bb0=0000。dd0=0000。) THEN IF(ADD=39。 ELSE aa1=aa1+39。139。 ELSE bb1=bb1+39。139。 ELSE cc1=cc1+39。 ELSIF (CHOOSE=1000) THEN IF(dd0=1001) THEN dd0=0000。 END IF。 END IF。 aa1=0000。 END IF。 ELSIF (CHOOSE=0010) THEN IF(bb0=0000) THEN IF(bb1=0000) THEN bb0=0000。139。 END IF。 cc1=cc139。139。 ELSE dd0=1001。 ELSE dd0=dd039。 END IF。 21 。 END PROCESS。 END IF。139。 ELSIF(CHOOSE=1000) THEN IF(dd0=0000) THEN IF(dd1=0000) THEN dd0=0000。 END IF。 cc1=0000。 ELSE bb0=bb039。 ELSE bb0=1001。139。 aa1=
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