【文章內容簡介】 系統(tǒng)的輸出信號： 各組的搶答按鈕顯示端ABCD1，組別顯示端控制信號G[3..0]。仿真分析：當鑒別模塊的清零信號CLR為高電平時，無論A、B、C、D四組參賽者誰按下?lián)尨鸢粹o，系統(tǒng)輸出均為零，同時組別顯示端G輸出信號也顯示為零；當清零信號CLR為低電平時，A、B、C、D四組參賽者誰先按下?lián)尨鸢粹o，組別顯示端就顯示該組別的號碼。假如C組按下?lián)尨鸢粹o時，組別輸出為0010，同時C組的顯示燈被點亮。仿真圖上顯示的為A先搶答，、C雖然都按搶答鍵，但CLR為有效狀態(tài)，所以在此時間段內的搶答無效。利用Quartus II進行編譯，綜合，仿真，時序圖如下： 圖42 計時模塊的仿真時序圖引腳作用： 系統(tǒng)輸入信號：系統(tǒng)清零信號CLR，計時預置控制端LDN，計時使能端EN，系統(tǒng)時鐘信號CLK，計時預置數據調整按鈕TA、TB。系統(tǒng)輸出信號：倒計時輸出端QA[3..0]、QB[3..0]。 仿真分析：當系統(tǒng)清零信號CLR=1時，計時器的時鐘信號回到計時預置倒計時起始狀態(tài)，此時倒計時輸出端QA=0000,QB==0，計時預置控制端LDN=1時，通過計時預置數據調整按鈕TA、TB進行預制數，并且通過TA,TB來調整QA,QB即當TA=1時，則QA的數值加1，當TB=1時，則QB的數值也加1。當計時使能端EN=1，系統(tǒng)清零信號CLR=0，并且計時預置控制端LDN=0時，通過時鐘信號上升沿CLK來進行60秒倒計時。 利用Quartus II進行編譯，綜合，仿真，時序圖如下： 圖43 計分模塊的仿真時序圖引腳作用： 系統(tǒng)的輸入信號有：計分復位端RST，加分按鈕端ADD，減分按鈕端SUB，組別號輸入端CHOS[3..0]。 系統(tǒng)的輸出信號有：A組分數輸出端AA2[3..0]、AA1[3..0]、AA0[3..0]，B組分數輸出端BB2[3..0]、BB1[3..0]、BB0[3..0]，C組分數輸出端CC2[3..0]、CC1[3..0]、CC0[3..0]，D組分數輸出端DD2[3..0]、DD1[3..0]、DD0[3..0]。仿真分析：首先應該清楚，在計分器電路的設計中，按十進制進行加減分操作的，當出現(xiàn)時鐘信號上升沿CLK就可以完成對參賽者加減分操作。智能搶答器記分模塊的仿真時以加分操作為例。由仿真圖310可知以下情況：（1）系統(tǒng)設計過程中，當計分復位端RST=1時，并且組別輸入信號CHOS=0000,其中的組別輸入信號是搶答鑒別模塊的輸出信號，計分器復位，此時以上四組都不會產生加減分操作。（2）然而當計分復位端RST=0時，此時計分器可以計分。當CHOS=0001時，組別顯示為A組，此時主持人利用計分器對A組進行加減分操作；當CHOS=0010時，組別顯示為B組，此時主持人則利用計分器對B組進行加減分操作；當CHOS=0100時，組別顯示為C組，此時系統(tǒng)對C組進行加減分操作；當CHOS=1000時，組別顯示為D組，此時對D組進行加減分操作。由仿真圖可知，當主持人按下系統(tǒng)復位鍵RST鍵時，使分數復位，每位設置的初始分數為100分。當CHOS=1000時，即D搶答成功時，加分鍵ADD輸入四個脈沖，DD1加到4，說明加分成功，成績變?yōu)?40分。其他搶答者搶答成功后的加分操作與此相同。減分的仿真與此類似，因為是以加法實現(xiàn)，本質與加分相同，當計分復位端RST=0時，可以計分。由仿真圖可知，初始成績均為100分。當CHOS=1000時，即D搶答成功時，減分鍵SUB輸入四個脈沖，DD1加到4，說明減分成功，成績變?yōu)?0分。其他搶答者搶答成功后的減分操作與此相同。 利用Quartus II進行編譯，綜合，仿真，時序圖如下： 圖44數顯模塊的仿真時序圖引腳作用： 輸入信號：AIN4； 輸出信號：DOUT7。仿真分析： 當AIN4= 0000 ， DOUT7輸出1111110,此時數碼管顯示0； 當AIN4= 0001 ， DOUT7輸出0110000,此時數碼管顯示1； 當AIN4= 0010 ， DOUT7輸出1101101,此時數碼管顯示2； 當AIN4= 0011 ， DOUT7輸出1111001,此時數碼管顯示3； 當AIN4= 0100 ， DOUT7輸出0110011,此時數碼管顯示4； 當AIN4= 0101 ， DOUT7輸出1011011,此時數碼管顯示5； 當AIN4= 0110 ， DOUT7輸出1011111,此時數碼管顯示6； 當AIN4= 0111 ， DOUT7輸出1110000,此時數碼管顯示7； 當AIN4= 1000 ， DOUT7輸出1111111,此時數碼管顯示8； 當AIN4= 1001 ， DOUT7輸出1111011,此時數碼管顯示9；圖45系統(tǒng)整體的仿真時序圖注：為使仿真波形圖清晰明了，且某些引腳在一定時間內總是保持同一值不變，故特將其簡化，不予在此圖中顯示。5 總結 此次搶答器設計結果通過Quartus II的仿真，證明了本產品在實際運用中的正確性，完全可以實現(xiàn)預期任務的要求，在有一組信號搶答成功后蜂鳴器發(fā)出警報，在兩組或兩組以上信號同時搶答時視搶答無效，蜂鳴器不予響應。且計分器在實現(xiàn)計分功能時能夠準確計數并將分數呈三位數顯示，計時器在按下計時開始按鈕后可以從60秒倒計時并通過譯碼器實時顯示計時結果。 對該設計的建議，搶答成功后各組臺號燈具有記憶功能，這一點會造成即使下一輪搶答沒有搶答成功者（即有兩人或兩人以上同時按下?lián)尨鹌鳎?，之前被點亮的led燈會仍然保持點亮狀態(tài)。雖然此時可以根據有沒有警報聲來提示搶答是否有效，但是仍然不夠完善；，但是由于小組成員對vhdl語言運用不夠熟練，在設計該項程序時遇到很多問題，進程之間不能很好的協(xié)調，故最終沒有實現(xiàn)這一功能；3. 在波形仿真時，當信號之間配合不當時有可能造成預期的結果不能在波形上得到正確顯示，故應協(xié)調各個開關的功能及其有效時間然后進行仿真，方能得出正確的仿真波形。，本產品還有需要改進的地方，如管腳過多，實際連接時不夠簡潔，容易造成連接錯誤。故應將各個模塊綜合起來設計總電路，但是由于成員對頂層程序設計這一部分不甚了解，故沒有完成這一環(huán)節(jié)。通過這次畢業(yè)設計我發(fā)現(xiàn)自己的不足。首先， 感覺簡單，以為利用學過的課程做應該沒什么問題。考慮不周全，導致系統(tǒng)功能設定時遇到不少困難。也耽擱了不少時間。其次，我發(fā)現(xiàn)自己對課本知識不是太熟悉，對開發(fā)工具