【文章內(nèi)容簡介】 era Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn) [10]。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 10 頁 共 26 頁 三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相 結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法 [11]。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持 MAX7000/MAX3000 等乘積項(xiàng)器件 。 Quartus II 主要特點(diǎn) 1).Quartus II 支持其他公司所提供的 EDA 工具接口。 2).提供了與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 3).提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括 74系列的全部器件和多種特殊的邏輯功能器件。 4).軟件支持硬件描述語言設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、 Verilog HDL 和 Altera自己的硬件描述語言 AHDL。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 11 頁 共 26 頁 3 設(shè)計(jì)思路與系統(tǒng)結(jié)構(gòu) 作為現(xiàn)代集成電路設(shè)計(jì)的重點(diǎn)與熱點(diǎn)， FPGA設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。 設(shè)計(jì)最頂層是指系統(tǒng)的整體要求，最下層是指具體的邏輯電路實(shí)現(xiàn)[12]。自頂 向下是將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大則進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子模塊關(guān)系合理、便于設(shè)計(jì)實(shí)現(xiàn)為止。 本文運(yùn)用 EDA中的 Ouartus II作為軟件開發(fā) 平臺，設(shè)計(jì)了一款基于 FPGA的智力競賽搶答器。 課題研究的內(nèi)容 1)、設(shè)計(jì)一個(gè)可容納 4組參賽的數(shù)字式搶答器，每組設(shè)一個(gè)按鈕，供搶答使用。 2)、搶答器具有第一信號鑒別和鎖存功能，使除第一搶答者外的按鈕不起作用。 3)、設(shè)置一個(gè)主持人 “ 復(fù)位 ” 按鈕。 4)、主持人復(fù)位后，開始搶答，第一信號鑒別鎖存電路得到信號后，有指示燈顯示搶答組別，揚(yáng)聲器發(fā)出 23秒的音響。 5)、設(shè)置一個(gè)計(jì)分電路，每組開始預(yù)置 100分，由主持人記分，答對一次加 10分，答錯(cuò)一次減 10分。 設(shè)計(jì)思路 本系統(tǒng)設(shè)計(jì)一個(gè)智力競賽搶 答器要求具有四路搶答輸入，能夠識別最先搶答的信號，顯示該臺號；對回答問題所用的時(shí)間進(jìn)行計(jì)時(shí)、顯示、超時(shí)報(bào)警同時(shí)具有復(fù)位功能和倒計(jì)時(shí)啟動(dòng)功能。在設(shè)計(jì)過程中先將系統(tǒng)模塊化，然后逐步實(shí)現(xiàn)，系統(tǒng)設(shè)計(jì)原理圖如圖 4。 圖 4 搶答器系統(tǒng)原理圖 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 12 頁 共 26 頁 電子搶答器的設(shè)計(jì) 功能模塊劃分 根據(jù)對搶答器的功能要求 ，把要設(shè) 計(jì)的系統(tǒng)劃分為六個(gè)功能模塊：搶答信號判別模塊，鎖存模塊 ，轉(zhuǎn)換模塊，掃描模塊，定時(shí)與報(bào)警模塊，譯碼與顯示模塊。 功能分析 判斷模塊：該模塊用以判斷各選手搶答的先后，記錄最先搶答的選手號碼并不再接受其它輸入信號。 鎖存模塊：該模塊用以鎖存最先搶答的選手號碼，以便輸出顯示。 轉(zhuǎn)換模塊：該模塊用來將搶答選手的信息轉(zhuǎn)換為二進(jìn)制數(shù)，以便譯碼顯示。 掃描模塊：該模塊主要用來掃描顯示數(shù)據(jù)，掃描頻率可以調(diào)整，便于動(dòng)態(tài)顯示。該模塊主要完成兩個(gè)任務(wù)：掃描信號的建立和數(shù)碼管的選擇 [13]。 定時(shí)與報(bào)警模塊：該模塊用來對選手進(jìn)行答題限時(shí)，答題時(shí)間到后輸出報(bào)警信號。 譯碼與顯示模塊：對數(shù)據(jù)進(jìn)行譯碼送出數(shù)碼管顯示。該模塊主要任務(wù)是完成二進(jìn)制數(shù)到 段碼的 轉(zhuǎn)換 。二進(jìn)制數(shù)主要記錄最先搶答的選手號碼和時(shí)間信號，顯示結(jié)果由3個(gè)數(shù)碼管經(jīng)過掃描信號依次點(diǎn)亮 [14,15]。 模塊的設(shè)計(jì) 根據(jù)上述分析設(shè)計(jì)了各功能模塊問的結(jié)構(gòu)關(guān)系，如圖 5。各個(gè)模塊存 MAX+PLUSⅡ環(huán)境下用 VHDL語言來實(shí)現(xiàn)，頂層文件采用原理圖輸入。 FENG模塊是搶答判斷模塊，在各個(gè)選手 1， 2， 3， 4搶答操作后，將四路信號相與，并送出高電平 Q 給鎖存器，鎖存當(dāng)時(shí)的按鍵狀態(tài)，由于搶答信號是低電平有效，故相與后的結(jié)果可以識別最先搶答選手，由于沒有時(shí)鐘同步，所以鎖存的延時(shí)時(shí)間只是硬件延時(shí)時(shí)間，從而 實(shí) 現(xiàn) 鎖存錯(cuò)誤的概率接近零。 LOCKB模塊是鎖存器模塊，在任一選手按下按鍵后鎖存，鎖存的同時(shí)送出 AIM信號。clr信號為 0時(shí)， d1， d2， d3， d4的輸出都為 0；當(dāng) c1r信號為 1時(shí)， 將 dl賦給 q1， d2賦給 q2， d3賦給 q3， d4賦給 q4，同時(shí)將 alm輸出為高電平。 COUNT模塊是定時(shí)模塊，實(shí)現(xiàn)答題倒計(jì)時(shí)，在計(jì)滿 100S后送出報(bào)警提示。設(shè)計(jì)中100S時(shí)間用 00到 99表示，顯示分為高位 h，底位 l，另外還有限時(shí)報(bào)警 sound。設(shè)計(jì)時(shí)先將低位從 9開始逐一自減，當(dāng)?shù)?0時(shí)高位自減 1，也就是低位每減少 1O，高位就減少 1。當(dāng)高位從 9減少到 0時(shí)，報(bào)警就輸出高電平。 CH31A模塊為掃描模塊，輪流送出需要顯示的數(shù)據(jù)。當(dāng) sel為 000時(shí)，將 d1賦值給 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 13 頁 共 26 頁 q1，同時(shí)將 01111111賦值給 WX選通數(shù)碼管；當(dāng) sel為 001時(shí)，將 d2賦值給 q2，同時(shí)將1011lll1賦值給 WX選通數(shù)碼管；當(dāng) sel為 011時(shí)，將 d3賦值給 q3，同時(shí)將 11011111 賦值給 WX選通數(shù)碼管 。 圖 5 搶答器的頂層原理圖 CH41A模塊是搶答結(jié)果轉(zhuǎn)換模塊，將搶答結(jié)果轉(zhuǎn)換為二進(jìn)制數(shù)。搶答結(jié)果低電平有效，當(dāng)搶答 結(jié)果 dld2d3d4為 Olll時(shí)，輸出 q為 0001；當(dāng)搶答結(jié)果 dld2d3d4為 1011時(shí)，輸出 q為 0010；當(dāng)搶答結(jié)果 dld2d3d4為 1l0l時(shí)，輸出 q為 0011；當(dāng)搶答結(jié)果 dld2d3d4為111O時(shí)，輸出 q為 0100。 SEL模塊為片選模塊。產(chǎn)生片選信號。此模塊相當(dāng)一個(gè)計(jì)數(shù)器，在時(shí)鐘下自加。 DISP模塊為譯碼模塊，用于將數(shù)據(jù)轉(zhuǎn)換成段碼，以便數(shù)碼管能正確顯示。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 14 頁 共 26 頁 5 電子搶答器的仿真 采用 EDA 開發(fā) T具 MAX+PLUSⅡ?qū)Ω鱾€(gè)模塊的 VHDL 源程序及頂層電路進(jìn)行編譯、邏輯綜合，并對各個(gè)模塊以及 頂層電路都進(jìn)行了波形仿真。南于文章篇幅原因，本文給出頂層電路的仿真波形。圖 3 是頂層電路模塊整體的仿真波形， CK1 為系統(tǒng)時(shí)鐘，CI K2 為動(dòng)態(tài)掃描時(shí)鐘， h 為主持人控制開始鍵，高電平有效； 4 表示搶答選手號，低電平有效； sound 為 100S 超時(shí)報(bào)警； qh [3..0]、 q1[3..0]為 100 S 計(jì)時(shí)顯示， qh[3..0]為十位， ql[3..0]為個(gè)位； q[7..O]搶答選手的段碼。首先由主持人