【文章內(nèi)容簡介】 era Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點 [10]。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第 本科畢業(yè)設計說明書（論文） 第 10 頁 共 26 頁 三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相 結合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 Maxplus II 作為 Altera 的上一代 PLD設計軟件，由于其出色的易用性而得到了廣泛的應用。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Altera 在Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC 和 HardCopy 設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法 [11]。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter 的協(xié)作設計。Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和Synplicity 等 EDA 供應商的開發(fā)工具相兼容。改進了軟件的 LogicLock 模塊設計功能，增添 了 FastFit 編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調(diào)試能力。支持 MAX7000/MAX3000 等乘積項器件 。 Quartus II 主要特點 1).Quartus II 支持其他公司所提供的 EDA 工具接口。 2).提供了與結構無關的可編程邏輯設計環(huán)境。 3).提供豐富的庫單元供設計者調(diào)用，其中包括 74系列的全部器件和多種特殊的邏輯功能器件。 4).軟件支持硬件描述語言設計輸入選項，包括 VHDL、 Verilog HDL 和 Altera自己的硬件描述語言 AHDL。 本科畢業(yè)設計說明書（論文） 第 11 頁 共 26 頁 3 設計思路與系統(tǒng)結構 作為現(xiàn)代集成電路設計的重點與熱點， FPGA設計一般采用自頂向下、由粗到細、逐步求精的方法。 設計最頂層是指系統(tǒng)的整體要求，最下層是指具體的邏輯電路實現(xiàn)[12]。自頂 向下是將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大則進一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個系統(tǒng)中各子模塊關系合理、便于設計實現(xiàn)為止。 本文運用 EDA中的 Ouartus II作為軟件開發(fā) 平臺，設計了一款基于 FPGA的智力競賽搶答器。 課題研究的內(nèi)容 1)、設計一個可容納 4組參賽的數(shù)字式搶答器，每組設一個按鈕，供搶答使用。 2)、搶答器具有第一信號鑒別和鎖存功能，使除第一搶答者外的按鈕不起作用。 3)、設置一個主持人 “ 復位 ” 按鈕。 4)、主持人復位后，開始搶答，第一信號鑒別鎖存電路得到信號后，有指示燈顯示搶答組別，揚聲器發(fā)出 23秒的音響。 5)、設置一個計分電路，每組開始預置 100分，由主持人記分，答對一次加 10分，答錯一次減 10分。 設計思路 本系統(tǒng)設計一個智力競賽搶 答器要求具有四路搶答輸入，能夠識別最先搶答的信號，顯示該臺號；對回答問題所用的時間進行計時、顯示、超時報警同時具有復位功能和倒計時啟動功能。在設計過程中先將系統(tǒng)模塊化，然后逐步實現(xiàn)，系統(tǒng)設計原理圖如圖 4。 圖 4 搶答器系統(tǒng)原理圖 本科畢業(yè)設計說明書（論文） 第 12 頁 共 26 頁 電子搶答器的設計 功能模塊劃分 根據(jù)對搶答器的功能要求 ，把要設 計的系統(tǒng)劃分為六個功能模塊：搶答信號判別模塊，鎖存模塊 ，轉換模塊，掃描模塊，定時與報警模塊，譯碼與顯示模塊。 功能分析 判斷模塊：該模塊用以判斷各選手搶答的先后，記錄最先搶答的選手號碼并不再接受其它輸入信號。 鎖存模塊：該模塊用以鎖存最先搶答的選手號碼，以便輸出顯示。 轉換模塊：該模塊用來將搶答選手的信息轉換為二進制數(shù)，以便譯碼顯示。 掃描模塊：該模塊主要用來掃描顯示數(shù)據(jù)，掃描頻率可以調(diào)整，便于動態(tài)顯示。該模塊主要完成兩個任務：掃描信號的建立和數(shù)碼管的選擇 [13]。 定時與報警模塊：該模塊用來對選手進行答題限時，答題時間到后輸出報警信號。 譯碼與顯示模塊：對數(shù)據(jù)進行譯碼送出數(shù)碼管顯示。該模塊主要任務是完成二進制數(shù)到 段碼的 轉換 。二進制數(shù)主要記錄最先搶答的選手號碼和時間信號，顯示結果由3個數(shù)碼管經(jīng)過掃描信號依次點亮 [14,15]。 模塊的設計 根據(jù)上述分析設計了各功能模塊問的結構關系，如圖 5。各個模塊存 MAX+PLUSⅡ環(huán)境下用 VHDL語言來實現(xiàn)，頂層文件采用原理圖輸入。 FENG模塊是搶答判斷模塊，在各個選手 1， 2， 3， 4搶答操作后，將四路信號相與，并送出高電平 Q 給鎖存器，鎖存當時的按鍵狀態(tài)，由于搶答信號是低電平有效，故相與后的結果可以識別最先搶答選手，由于沒有時鐘同步，所以鎖存的延時時間只是硬件延時時間，從而 實 現(xiàn) 鎖存錯誤的概率接近零。 LOCKB模塊是鎖存器模塊，在任一選手按下按鍵后鎖存，鎖存的同時送出 AIM信號。clr信號為 0時， d1， d2， d3， d4的輸出都為 0；當 c1r信號為 1時， 將 dl賦給 q1， d2賦給 q2， d3賦給 q3， d4賦給 q4，同時將 alm輸出為高電平。 COUNT模塊是定時模塊，實現(xiàn)答題倒計時，在計滿 100S后送出報警提示。設計中100S時間用 00到 99表示，顯示分為高位 h，底位 l，另外還有限時報警 sound。設計時先將低位從 9開始逐一自減，當?shù)?0時高位自減 1，也就是低位每減少 1O，高位就減少 1。當高位從 9減少到 0時，報警就輸出高電平。 CH31A模塊為掃描模塊，輪流送出需要顯示的數(shù)據(jù)。當 sel為 000時，將 d1賦值給 本科畢業(yè)設計說明書（論文） 第 13 頁 共 26 頁 q1，同時將 01111111賦值給 WX選通數(shù)碼管；當 sel為 001時，將 d2賦值給 q2，同時將1011lll1賦值給 WX選通數(shù)碼管；當 sel為 011時，將 d3賦值給 q3，同時將 11011111 賦值給 WX選通數(shù)碼管 。 圖 5 搶答器的頂層原理圖 CH41A模塊是搶答結果轉換模塊，將搶答結果轉換為二進制數(shù)。搶答結果低電平有效，當搶答 結果 dld2d3d4為 Olll時，輸出 q為 0001；當搶答結果 dld2d3d4為 1011時，輸出 q為 0010；當搶答結果 dld2d3d4為 1l0l時，輸出 q為 0011；當搶答結果 dld2d3d4為111O時，輸出 q為 0100。 SEL模塊為片選模塊。產(chǎn)生片選信號。此模塊相當一個計數(shù)器，在時鐘下自加。 DISP模塊為譯碼模塊，用于將數(shù)據(jù)轉換成段碼，以便數(shù)碼管能正確顯示。 本科畢業(yè)設計說明書（論文） 第 14 頁 共 26 頁 5 電子搶答器的仿真 采用 EDA 開發(fā) T具 MAX+PLUSⅡ對各個模塊的 VHDL 源程序及頂層電路進行編譯、邏輯綜合，并對各個模塊以及 頂層電路都進行了波形仿真。南于文章篇幅原因，本文給出頂層電路的仿真波形。圖 3 是頂層電路模塊整體的仿真波形， CK1 為系統(tǒng)時鐘，CI K2 為動態(tài)掃描時鐘， h 為主持人控制開始鍵，高電平有效； 4 表示搶答選手號，低電平有效； sound 為 100S 超時報警； qh [3..0]、 q1[3..0]為 100 S 計時顯示， qh[3..0]為十位， ql[3..0]為個位； q[7..O]搶答選手的段碼。首先由主持人