【文章內(nèi)容簡介】 經(jīng)譯碼顯示為 “5”。此外， 1Q＝１，使 74LS148 ST ＝１，處 于禁止狀態(tài)，封鎖其他按鍵Inputs Outputs S R Q H Ｈ Ｑ ０ Ｌ Ｈ H Ｈ Ｌ L Ｌ Ｌ Not sure ** 基于 VHDL 語言的 8 路搶答器設計 第 9 頁 共 29 頁 的輸入。當按鍵松開即按下時， 74LS148 的 ,1?EXY 此時由于仍為 1Q＝１，使 ST ＝１，所以 74LS148 仍處于禁止狀態(tài)，確保不會出二次按鍵時輸入信號，保證了搶答者的優(yōu)先性。如有再次搶答需由主持人將Ｓ開關重新置于 “清除 ”然后再進行下一輪搶答。（ LS148為８線－３線優(yōu)先編碼器 。） 圖 搶答電路 定時電路： 由節(jié)目主持人根據(jù)搶答題的難易程度，設定一次搶答的時間，通過預置時間電路對計數(shù)器進行預置，計數(shù)器的時鐘脈沖由秒脈沖電路提供?？深A置時間的電路選用十進制同步加減計數(shù)器 74LS192 進行設計，具體電路如圖 所示 。 本設計是以 555 構(gòu)成震蕩電路，由 74LS192 來充當計數(shù)器，構(gòu)成 搶答器的倒計時 電路。 該電路簡單，無需用到晶振，芯片都是市場上容易購得的。設計功能完善，能實現(xiàn)直接清零、啟動 。 ** 基于 VHDL 語言的 8 路搶答器設計 第 10 頁 共 29 頁 圖 定時電路 報警電路： 由 555 定時器和三極管構(gòu)成的報警電路如圖 所示。其中 555 構(gòu)成多諧振蕩器，振蕩頻率 fo＝ 1． 43／［（ RI＋ 2R2） C］， 其輸出信號經(jīng)三極管推動揚聲器。PR 為控制信號，當 PR 為高電平時，多諧振蕩器工作，反之，電路停振。 圖 報警電路 時序控制電路： 時序控制電路是搶答器設計的關鍵，它要完成以下三項功能： (a) 主持人將控制開關撥到 開始 位置時，揚聲器發(fā)聲，搶答電路和定時電路進人 ** 基于 VHDL 語言的 8 路搶答器設計 第 11 頁 共 29 頁 正常搶答工作狀態(tài)。 (b) 當參賽選手按動搶答 鍵時，揚聲器發(fā)聲，搶答電路和定時電路停止工作。 (c) 當設定的搶答時間到，無人搶答時，揚聲器發(fā)聲，同時搶答電路和定時電路停止工作 。 根據(jù)上面的功能要求，設計的時序控制電路如圖 所示。圖中，門 G1 的作用是控制時鐘信號 CP 的放行與禁止，門 G2 的作用是控制 74LS148 的輸人使能端 。圖 43的工作原理是：主持人控制開關從 清除 位置撥到 開始 位置時，來自于圖 41 中的74LS279 的輸出 1Q=0，經(jīng) G3 反相， A＝ 1，則時鐘信號 CP 能夠加到 74LS192 的 CPD時鐘輸入端，定時電路進行遞減計時。同 時，在定時時間未到時，則 定時到信號 為 1，門 G2 的輸出 ST =0，使 74LS148 處于正常工作狀態(tài)，從而實現(xiàn)功能 ① 的要求。當選手在定時時間內(nèi)按動搶答鍵時， 1Q＝ 1，經(jīng) G3 反相， A＝ 0，封鎖 CP 信號，定時器處于保持工作狀態(tài)；同時，門 G2 的輸出 ST =1， 74LS148 處于禁止工作狀態(tài)，從而實現(xiàn)功能 ② 的要求。當定時時間到時，則 定時到信號 為 0， ST =1， 74LS148 處于禁止工作狀態(tài)，禁止選手進行搶答。同時， 門 G1 處于關門狀態(tài)，封鎖 CP 信號，使定時電路保持00 狀態(tài)不變，從而實現(xiàn)功能 ③ 的要求。集成單穩(wěn)觸發(fā)器 74LS121 用于控制報警電路及發(fā)聲的時間。 圖 時序控制電路 顯示與譯碼電路： 七 段顯示譯碼器 與數(shù)碼管如下圖 7 段顯示譯碼 所示，74LS48 將鎖存器 74LS279 的信號譯碼，輸出給數(shù)碼管。當后臺工作人員將 S 置于 GND，LT =0，使燈測試輸入端（圖中 3 號） =1，這時測試數(shù)碼管工作情況；當后臺工作人員將 S 置于 Vcc， LT =1，使燈測試輸入端（圖中 3 號） =1，這時正常譯碼。（ 74LS48 為 4線－ 七段譯碼器 /驅(qū)動器 ， 下圖 為邏輯圖） ** 基于 VHDL 語言的 8 路搶答器設計 第 12 頁 共 29 頁 B I N / 7 S E G[ T 2 ]14amp。5C T = 03G 2 1V 2 07112246813a 2 0 ,2 112b 2 0 ,2 111c 2 0 ,2 110d 2 0 ,2 19e 2 0 ,2 115f 2 0 , 2 114g 2 0 ,2 1V C CabfcgdeD P Y76421910abcdefg5dpdpG N DS 圖 7段顯示譯碼器 與數(shù)碼管 圖 74LS48 邏輯圖 (3) 基于 VHDL 的實體設計： 程序設計 編碼程序： LIBRARY ieee。 USE 。 ENTITY change IS PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。 clr : IN STD_LOGIC。 m: OUT STD_LOGIC_vector(3 downto 0)。 en: OUT STD_LOGIC)。 ** 基于 VHDL 語言的 8 路搶答器設計 第 13 頁 共 29 頁 END change。 ARCHITECTURE a OF change IS BEGIN process(q1,q2,q3,q4,q5,q6,q7,q8,clr) variable temp:STD_LOGIC_vector(7 downto 0)。 begin temp:=q1amp。q2amp。q3amp。q4amp。q5amp。q6amp。q7amp。q8。 case temp is when01111111=m=0001。 when10111111=m=0010。 when11011111=m=0011。 when11101111=m=0100。 when11110111=m=0101。 when11111011=m=0110。 when11111101=m=0111。 when11111110=m=1000。 when others=m=1111。 end case。 en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 end process。 END a。 對應的管腳圖和仿真圖如下： ** 基于 VHDL 語言的 8 路搶答器設計 第 14 頁 共 29 頁 圖 編碼模塊 管腳圖 圖 編碼模塊 仿真圖 鎖存程序： LIBRARY ieee。 USE 。 USE 。 ENTITY lock IS PORT(s1: IN STD_LOGIC。 s2: IN STD_LOGIC。 s3: IN STD_LOGIC。 s4: IN STD_LOGIC。 s5: IN STD_LOGIC。 s6: IN STD_LOGIC。 s7: IN STD_LOGIC。 s8: IN STD_LOGIC。 clr: IN STD_LOGIC。 q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC)。 END lock。 ARCHITECTURE a OF lock IS BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr =39。039。) then q1=39。139。q2=39。139。 q3=39。139。q4=39。139。 q5=39。139。q6=39。139。 q7=39。139。q8=39。139。 else q1=s1。q2=s2。 ** 基于 VHDL 語言的 8 路搶答器設計 第 15 頁 共 29 頁 q3=s3。q4=s4。 q5=s5。q6=s6。 q7=s7。q8=s8。 end if。 end process。 END a。 對應的管腳圖和仿真圖如下： 圖 鎖存模塊管腳圖 圖 鎖存模塊仿真圖 搶答成功揚聲器發(fā)聲 相關 程序： ** 基于 VHDL 語言的 8 路搶答器設計 第 16 頁 共 29 頁 LIBRARY ieee。 USE 。 USE 。 ENTITY t IS PORT(clk,en: in STD_LOGIC。 sound1:out STD_LOGIC)。 END t。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if(clk39。event and clk=39。139。) then if(en=39。139。) then sound1=39。139。 else sound1=39。039。 end if。end if。 end process。 END a。 對應的管腳圖和仿真圖如下： 圖 搶答成功揚聲器發(fā)聲 模塊管腳圖 ** 基于 VHDL 語言的 8 路搶答器設計 第 17 頁 共 29 頁 圖 搶答成功揚聲器發(fā)聲 模塊仿真圖 數(shù)碼管顯 示管 相關 程序 ： LIBRARY ieee。 USE 。 USE 。 ENTITY display IS PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。 BCD: out STD_LOGIC_VECTOR(7 downto 0))。 END display。 ARCHITECTURE a OF display IS BEGIN PROCESS(m) BEGIN CASE m IS WHEN 0000 = BCD =00111111。 WHEN 0001 = BCD =00000110。 WHEN 0010 = BCD =01011011。 WHEN 0011 = BCD =01001111。 WHEN 0100 = BCD =01100110。 WHEN 0101 = BCD =01101101。 WHEN 0110 = BCD =01111101。 WHEN 0111 = BCD =00000111。 WHEN 1000 = BCD =01111111。 WHEN 1001 = BCD =01101111。 WHEN OTHERS = BCD =00000000。 END CASE。 END PROCESS。 END a。 對應的管腳圖和仿真圖如下： **