【正文】 ock IS // 程序名稱 ： lock PORT(s1: IN STD_LOGIC。 // 定義輸入端 s4 s5: IN STD_LOGIC。 // 定義輸入端 s8 clr: IN STD_LOGIC。039。139。139。139。139。q4=s4。q8=s8。 搶答成功揚聲器發(fā)聲 模塊 程序： LIBRARY ieee。 // 定義輸入： clk,en sound1:out STD_LOGIC)。139。139。039。 END a。 ENTITY display IS // 程序名稱 ： display PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。 // 當(dāng) m=0 時，輸出 BCD=3F WHEN 0001 = BCD =00000110。 //當(dāng) m=4 時，輸出 BCD=66 WHEN 0101 = BCD =01101101。 //當(dāng) m=8 時，輸出 BCD=7F WHEN 1001 = BCD =01101111。 END a。 ENTITY qiangdaqi IS // 程序名稱 ： qiangdaqi PORT ( clr : IN STD_LOGIC。 // 定義搶答信號輸入端 s2 s3 : IN STD_LOGIC。 // 定義搶答信號輸入端 s6 s7 : IN STD_LOGIC。 END qiangdaqi。 // 定義輸入端 q3 q4 : IN STD_LOGIC。 // 定義輸入端 q7 q8 : IN STD_LOGIC。 END COMPONENT。 END COMPONENT。 COMPONENT lock PORT(s1 : IN STD_LOGIC。 s5 : IN STD_LOGIC。 clr : IN STD_LOGIC。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 28 頁 共 29 頁 q4 : OUT STD_LOGIC。 // 輸出端 q7 q8 : OUT STD_LOGIC // 輸出端 q8 )。 SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_6 : STD_LOGIC。 BEGIN u1: change PORT MAP(q1 = SYNTHESIZED_WIRE_0, q2 = SYNTHESIZED_WIRE_1, q3 = SYNTHESIZED_WIRE_2, q4 = SYNTHESIZED_WIRE_3, q5 = SYNTHESIZED_WIRE_4, q6 = SYNTHESIZED_WIRE_5, q7 = SYNTHESIZED_WIRE_6, q8 = SYNTHESIZED_WIRE_7, clr = clr, en = SYNTHESIZED_WIRE_8, m = SYNTHESIZED_WIRE_9)。 END bdf_type。 u3: display PORT MAP(m = SYNTHESIZED_WIRE_9, BCD = BCD)。 SIGNAL SYNTHESIZED_WIRE_8 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC。 q6 : OUT STD_LOGIC。 // 輸出端 q1 q2 : OUT STD_LOGIC。 s7 : IN STD_LOGIC。 s3 : IN STD_LOGIC。 // 定義輸入端 m BCD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) // 定義輸出端 BCD )。 // 輸入端 clk en : IN STD_LOGIC。 // 定義輸入端 clr en : OUT STD_LOGIC。 // 定義輸入端 q5 q6 : IN STD_LOGIC。 // 定義輸入端 q1 q2 : IN STD_LOGIC。 // 定義搶答信號輸入端 s8 BCD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 // 定義搶答信號輸入端 s4 s5 : IN STD_LOGIC。 // 定義輸入端時鐘信號 clk s1 : IN STD_LOGIC。 USE 。 //當(dāng) m為其他數(shù)時，輸出 BCD=00 END CASE。 //當(dāng) m=6 時，輸出 BCD=7D WHEN 0111 = BCD =00000111。 //當(dāng) m=2 時，輸出 BCD=5B WHEN 0011 = BCD =01001111。 // 定義輸出端 BCD END display。 USE 。end if。139。139。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if(clk39。 USE 。 end process。q6=s6。q2=s2。139。139。139。139。 // 定義輸出端 q1~q8 END lock。 // 定義輸入端 s6 s7: IN STD_LOGIC。 // 定義輸入端 s2 s3: IN STD_LOGIC。 USE 。 en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 // 當(dāng) temp=11111011 時對應(yīng)的 q6 搶答， m顯示 6 when11111101=m=0111。 // 當(dāng) temp=10111111 時對應(yīng)的 q2 搶答 ， m顯示 2 when11011111=m=0011。q7amp。q3amp。 // 定義 輸出端 en END change。 ENTITY change IS // 程序名稱 ： change PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。總之，通過本次課程設(shè)計不但讓我不僅 學(xué)到了一些知識，而且也提高了我的綜合能力。在此表示衷心的感謝 ！ 在課程設(shè)計 的這段時間里，我認(rèn)為收獲還是很多的，不但進(jìn)一步掌握了數(shù)字電子技術(shù)的 基礎(chǔ)知識及一門專業(yè)仿真軟件 的基本操作，還提高了自己的設(shè)計能力及動手能力，同時對于搶答器 來了個系統(tǒng)的總結(jié)。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 21 頁 共 29 頁 小結(jié) 本次 設(shè)計 是在指導(dǎo)老師 陳沅 濤 的指導(dǎo)下完成的。 圖 頂層文件管腳圖 圖 頂層仿真波形圖 s1,s2,s3,s4,s5,s6,s7,s8輸入 q1,q2,q3,q4,q5,q6,q7,q8鎖存輸出 M編碼輸出和 BCD顯示輸入 clk時鐘 控制信號 clr 0,清零 1為開始搶答 en搶答成功 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 20 頁 共 29 頁 BCD數(shù)碼管顯示輸出 仿真結(jié)果分析 搶答必須發(fā)聲在一個時鐘周期里且 保證 clr=1 時才有效，而對應(yīng)數(shù)碼顯示管模塊可得知， 若 當(dāng)“ s1”搶答則數(shù)碼管 為 00111111對應(yīng) 顯示 “ 06”， s1 搶答成功 且揚聲器 發(fā)聲，搶答完成，其他號碼搶答同理。首先建立波形文件。 對應(yīng)的管腳圖和仿真圖如下： ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 18 頁 共 29 頁 圖 數(shù)碼管顯示管 模塊管腳圖 圖 數(shù)碼管顯示管 模塊仿真圖 編譯管腳設(shè)置： 程序輸入完成后然后選擇用于編程的目標(biāo)芯片 :選擇菜單 “ Assign”→“ Device” , 窗口中的 Device Family 是器件序列欄 , 先在此欄中選擇 MAX7000S。 WHEN OTHERS = BCD =00000000。 WHEN 0110 = BCD =01111101。 WHEN 0010 = BCD =01011011。 BCD: out STD_LOGIC_VECTOR(7 downto 0))。 對應(yīng)的管腳圖和仿真圖如下： 圖 搶答成功揚聲器發(fā)聲 模塊管腳圖 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 17 頁 共 29 頁 圖 搶答成功揚聲器發(fā)聲 模塊仿真圖 數(shù)碼管顯 示管 相關(guān) 程序 ： LIBRARY ieee。 end if。) then sound1=39。event and clk=39。 ENTITY t IS PORT(clk,en: in STD_LOGIC。 END a。 q7=s7。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 15 頁 共 29 頁 q3=s3。q8=39。q6=39。q4=39。q2=39。 ARCHITECTURE a OF lock IS BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr =39。 s8: IN STD_LOGIC。 s4: IN STD_LOGIC。 USE 。 end process。 when11111110=m=1000。 when11101111=m=0100。q8。q4amp。 ARCHITECTURE a OF change IS BEGIN process(q1,q2,q3,q4,q5,q6,q7,q8,clr) variable temp:STD_LOGIC_vector(7 downto 0)。 clr : IN STD_LOGIC。（ 74LS48 為 4線－ 七段譯碼器 /驅(qū)動器 ， 下圖 為邏輯圖） ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 12 頁 共 29 頁 B I N / 7 S E G[ T 2 ]14amp。同時， 門 G1 處于關(guān)門狀態(tài)，封鎖 CP 信號，使定時電路保持00 狀態(tài)不變，從而實現(xiàn)功能 ③ 的要求。圖 43的工作原理是：主持人控制開關(guān)從 清除 位置撥到 開始 位置時，來自于圖 41 中的74LS279 的輸出 1Q=0，經(jīng) G3 反相， A＝ 1，則時鐘信號 CP 能夠加到 74LS192 的 CPD時鐘輸入端，定時電路進(jìn)行遞減計時。 (