【正文】 USE 。 發(fā)聲 else sound1=39。event and clk=39。 END a。 q3=s3。q6=39。q2=39。 // 定義輸入端 s7 s8: IN STD_LOGIC。 USE 。 // 當 temp=11111101 時對應(yīng)的 q7 搶答， m顯示 7 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 24 頁 共 29 頁 when11111110=m=1000。q8。 ARCHITECTURE a OF change IS BEGIN process(q1,q2,q3,q4,q5,q6,q7,q8,clr) variable temp:STD_LOGIC_vector(7 downto 0)。使我在各方面都得到了鍛煉，非常感謝 給予幫助的同學(xué)，也非常感謝我們的 陳老師和單 老師，使我們這次的課程設(shè)計任務(wù)圓滿完成。 陳老師是帶我們進入 VHDL 世界的人，僅僅 3個星期讓我們了解 VHDL 的世界，這是我這次課程設(shè)計能成功的最主要原因。波形文件建好 并存盤后。 END CASE。 WHEN 0011 = BCD =01001111。 USE 。139。 sound1:out STD_LOGIC)。q8=s8。139。139。039。 s5: IN STD_LOGIC。 END a。 when11110111=m=0101。q5amp。 m: OUT STD_LOGIC_vector(3 downto 0)。集成單穩(wěn)觸發(fā)器 74LS121 用于控制報警電路及發(fā)聲的時間。 (c) 當設(shè)定的搶答時間到，無人搶答時，揚聲器發(fā)聲，同時搶答電路和定時電路停止工作 。 本設(shè)計是以 555 構(gòu)成震蕩電路，由 74LS192 來充當計數(shù)器，構(gòu)成 搶答器的倒計時 電路。 工作過程： 開關(guān) S 置于 “清除 ”端時， RS 觸發(fā)器的 R 端均為０， 4 個觸發(fā)器輸出置０，使 74LS148 的 ST ＝０，使之處于工作狀態(tài)。此外，當優(yōu)先搶答者的按鍵松開再按下時，由于仍為 1Q=1，使 =1， 74LS148 仍處于禁止狀態(tài)，確保不會接受二次按鍵時的輸入信號，保證了搶答者的優(yōu)先性。電路選用優(yōu)先編碼器 74LS148 和鎖存器 74LS279 來完成。在整個搶答器工作過程中，顯示電路、語音電路等還要根據(jù)現(xiàn)場的實際情況向外電路輸出相應(yīng)信號。主體電路完成基本的搶答功能，即開始搶 答后，當選手按動搶答鍵時，能顯示選手的編號，同時能封鎖輸入電路，禁止其他選手搶答。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 4 頁 共 29 頁 3 設(shè)計 方案 八路搶答器控制系統(tǒng)的設(shè)計思路 搶答器同時供 8 名選手或 8 個代表隊比賽，分別用 8 個按鈕 [a1]～ [a8]。 ●設(shè)計校驗 設(shè)計校驗過程包括設(shè)計仿真和定時分析，仿真起的作用是測試邏輯操作和設(shè)計功能的完備 性； Timing Analyzer（定時分析程序）可分析設(shè)計的定時和延時情況。目前 EDA 技術(shù)已 在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 2 頁 共 29 頁 2 EDA 及 MAX plus Ⅱ 簡介 EDA 簡介 EDA（ Electronics Design Automation）技術(shù)是隨著集成電路和計算機技術(shù)的飛速發(fā)展應(yīng)運而生的一種高級、快速、有效的電子設(shè)計自動化工具。熟悉 EDA 工具設(shè)計數(shù)字電路設(shè)計方法，掌握 VHDL硬件描述語言設(shè)計方法。 Max plusⅡ 界面友好，使用便捷，被譽為業(yè)界最易 用易學(xué)的 EDA 軟件。 仿真結(jié)果分析 ................................................ 20 小結(jié) ................................................ 錯誤 !未定義書簽?；卮鹜陠栴}后，由主持人將所有按鍵恢復(fù)，重新開始下一輪搶答。 （ 4）學(xué)生應(yīng)抱著嚴謹認真的態(tài)度積極投入到課程設(shè)計過程中，認真查閱相應(yīng)文獻以及實現(xiàn)，給出個人分析、設(shè)計以及實現(xiàn)。要求如下： 1. 搶答器具有八路搶答輸入。 要求： （ 1）要求能獨立地運用 VHDL 語言、 EDA 相關(guān)知識和 Max Plus II 仿真軟件，編制一個簡單的課程設(shè)計。競賽 者可以分為 8 組，搶答時各組對主持人提出的問題要在最短的時間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。 MAX plus Ⅱ 。 本課程設(shè)計以 8 路搶答器為理念，實現(xiàn)優(yōu)先搶答、判決、鎖存及數(shù)碼管顯示等功能。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機高級語言。 8 路搶答器控制系統(tǒng)是娛樂活動中經(jīng)常使用的重要基礎(chǔ)設(shè)備之一，根據(jù)搶答要求，系統(tǒng)所需實現(xiàn)的功能如下： (1) 主持人按鍵清零，數(shù)碼顯示 0，蜂鳴器不叫，進入搶答狀態(tài)。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計進行八路搶答器的系統(tǒng)，大量工作可以通過計算機完成，并可以將搶答器從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 ●設(shè)計輸入 MAX plus II 軟件的設(shè)計輸入方式有多種，主要包括原理圖輸入方式、文本輸入方式、波形設(shè)計輸入方式、層次設(shè)計輸入方式和底層設(shè)計輸入方式。這種方法的優(yōu)點是配置方 便、迅速，便于修改。 擴展功能：該電路具有犯規(guī)報警功能。當一輪搶答之后，定時器停止、禁止二次搶答、定時器顯示剩余時間。當一輪搶答之后，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。 當系統(tǒng)清除按鍵松開時，搶答器處于等待狀態(tài)?，F(xiàn)簡單介紹搶答器設(shè)計中的搶答電路、定時電 路、報警電路、時序控制電路、顯示及譯碼電路。（ LS148為８線－３線優(yōu)先編碼器 。PR 為控制信號，當 PR 為高電平時，多諧振蕩器工作，反之，電路停振。當選手在定時時間內(nèi)按動搶答鍵時， 1Q＝ 1，經(jīng) G3 反相， A＝ 0，封鎖 CP 信號，定時器處于保持工作狀態(tài)；同時，門 G2 的輸出 ST =1， 74LS148 處于禁止工作狀態(tài)，從而實現(xiàn)功能 ② 的要求。 USE 。q2amp。 when10111111=m=0010。 end case。 s2: IN STD_LOGIC。 q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC)。 q3=39。 q7=39。 q5=s5。 USE 。) then if(en=39。 end process。 ARCHITECTURE a OF display IS BEGIN PROCESS(m) BEGIN CASE m IS WHEN 0000 = BCD =00111111。 WHEN 1000 = BCD =01111111。 圖 編碼管腳 編譯無誤后經(jīng)“ MAX+PLUSE II”中的“ FLOORPLAN EDITOR” 菜單 ,進行輸入、輸出管腳設(shè)置 ,將元件端口放置到 EPM7128SLC84 15 芯片適當?shù)?I/O 口 ,并用手工調(diào)整按 上 圖所示設(shè)置。則數(shù)碼管顯示分別為 4F、 7D、 7F、 5B、07。 本次設(shè)計在程序上花費的時間是最久的，我們 上網(wǎng)找資料，上圖書館，盡可能的了解關(guān)于八路搶答器的知識，在設(shè)計的過程中也遇到了很多問題，理論知識的不足在這次課設(shè)中表現(xiàn)的很明顯。 // 定義輸入端 clr m: OUT STD_LOGIC_vector(3 downto 0)。q5amp。 // 當 temp=11101111 時對應(yīng)的 q4 搶答， m顯示 4 when11110111=m=0101。 END a。 // 定義輸入端 s4 s5: IN STD_LOGIC。039。139。139。q8=s8。 // 定義輸入： clk,en sound1:out STD_LOGIC)。139。 END a。 // 當 m=0 時，輸出 BCD=3F WHEN 0001 = BCD =00000110。 //當 m=8 時，輸出 BCD=7F WHEN 1001 = BCD =01101111。 ENTITY qiangdaqi IS // 程序名稱 ： qiangdaqi PORT ( clr : IN STD_LOGIC。 // 定義搶答信號輸入端 s6 s7 : IN STD_LOGIC。 // 定義輸入端 q3 q4 : IN STD_LOGIC。 END COMPONENT。 COMPONENT lock PORT(s1 : IN STD_LOGIC。 clr : IN STD_LOGIC。 // 輸出端 q7 q8 : OUT STD_LOGIC // 輸出端 q8 )。 SIGNAL SYNTHESIZED_WIRE_6 : STD_LOGIC。 END bdf_type。 SIGNAL SYNTHESIZED_WIRE_8 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC。 // 輸出端 q1 q2 : OUT STD_LOGIC。 s3 : IN STD_LOGIC。 // 輸入端 clk en : IN STD_LOGIC。 // 定義輸入端 q5 q6 : IN STD_LOGIC。 // 定義搶答信號輸入端 s8 BCD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 // 定義輸入端時鐘信號 clk s1 : IN STD_LOGIC。 //當 m為其他數(shù)時，輸出 BCD=00 END CASE。 //當 m=2 時，輸出 BCD=5B WHEN 0011 = BCD =01001111。 USE 。139。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if(clk39。 end process。q2=s2。139。139。 // 定義輸入端 s6 s7: IN STD_LOGIC。 USE 。 // 當 temp=11111011 時對應(yīng)的 q6 搶答， m顯示 6 when11111101=m=0111。q7amp。 // 定義 輸出端 en END change?？傊ㄟ^本次課程設(shè)計不但讓我不僅 學(xué)到了一些知識，而且也提高了我的綜合能力。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 21 頁 共 29 頁 小結(jié) 本次 設(shè)計 是在指導(dǎo)老師 陳沅 濤 的指導(dǎo)下完成的。首先建立波形文件。 WHEN OTHERS = BCD =00000000。 WHEN 0010