【正文】 SIGNAL SYNTHESIZED_WIRE_7 : STD_LOGIC。 q1 : OUT STD_LOGIC。 COMPONENT t PORT(clk : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s7 s8 : IN STD_LOGIC。 //當(dāng) m=9 時(shí)，輸出 BCD=6F WHEN OTHERS = BCD =00000000。 數(shù)碼管顯示管對(duì)應(yīng)程序 ： LIBRARY ieee。 // 定義輸出： sound1 END t。 else q1=s1。) then // 整個(gè) if 語(yǔ)句實(shí)現(xiàn)鎖存功能，當(dāng) clr=0 時(shí)， s1~s8 鎖??；當(dāng) clr=1q時(shí)， s1~s8 解鎖 ,q1~q8 對(duì)應(yīng)輸出 s1~s8 的值 q1=39。 鎖存 模塊 程序： LIBRARY ieee。q6amp。 但 這 都 將有助于我今后的學(xué)習(xí)，端正自己的學(xué)習(xí)態(tài)度，從而更加努力的學(xué)習(xí)。 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 19 頁(yè) 共 29 頁(yè) 4 系統(tǒng) 仿真 頂層模塊及管腳介紹 編譯成功后進(jìn)行仿真。 WHEN 0001 = BCD =00000110。139。q6=s6。139。 s3: IN STD_LOGIC。 when11011111=m=0011。 ENTITY change IS PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。 圖 報(bào)警電路 時(shí)序控制電路： 時(shí)序控制電路是搶答器設(shè)計(jì)的關(guān)鍵，它要完成以下三項(xiàng)功能： (a) 主持人將控制開(kāi)關(guān)撥到 開(kāi)始 位置時(shí)，揚(yáng)聲器發(fā)聲，搶答電路和定時(shí)電路進(jìn)人 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 11 頁(yè) 共 29 頁(yè) 正常搶答工作狀態(tài)。 搶答電路： 參考電路如圖 所示。如果再次搶答必須由主持人再次按動(dòng)系統(tǒng)清除按鍵。當(dāng)主持人未按下開(kāi)關(guān)開(kāi)始搶答前，參賽選手若按下開(kāi)關(guān)，則搶答系統(tǒng)發(fā)出蜂鳴聲報(bào)警并顯示犯規(guī)組別。因此，設(shè)計(jì)人員可以根據(jù)自己的實(shí)際情況靈活選擇使用。 (2) 主持人發(fā)出開(kāi)始命令， 8 人開(kāi)始搶答。 在本次計(jì)中，系統(tǒng)開(kāi)發(fā)平臺(tái)為 MAX plusⅡ [2] 。當(dāng)?shù)谝粋€(gè)人按下按鍵后，則在顯示器上顯示該組的號(hào)碼，對(duì)應(yīng)的燈亮，同時(shí)電路將其他各組按鍵封鎖，使其不起作用。 長(zhǎng)沙理工大學(xué) 《 通信電路 EDA》課程設(shè)計(jì)報(bào)告 ** 學(xué) 院 城南學(xué)院 專(zhuān) 業(yè) 通信工程 班 級(jí) 通信 0801 學(xué) 號(hào) 學(xué)生姓名 ** 指導(dǎo)教師 課程成績(jī) 完成日期 2020 年 12 月 31 日 課程設(shè)計(jì)任務(wù)書(shū) 城南 學(xué)院 計(jì)算機(jī)與通信工程 系 通信 工程 專(zhuān)業(yè) 課程名稱(chēng) 通信電路 EDA 課程設(shè)計(jì) 時(shí)間 2020～ 2020 學(xué)年 第 1 學(xué)期 16~18 周 學(xué)生姓名 ** 指導(dǎo)老師 題 目 基于 VHDL 語(yǔ)言的 8路搶答器設(shè)計(jì) 主要內(nèi)容：本課程設(shè)計(jì)要求設(shè)計(jì)一個(gè) 8路搶答器。若搶答時(shí)間內(nèi)無(wú)人搶答，則報(bào)警燈亮。 MAX plusⅡ 是 Altera 公司提供的FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。其中一人先按下?lián)尨疰I，蜂鳴器發(fā)出鳴叫，數(shù)碼顯示該人號(hào)碼，其他人再按鍵，系統(tǒng)不再響應(yīng)，直至主持人按鍵清零，下一次搶答開(kāi)始。 ●設(shè)計(jì)編譯 MAX plus II 編譯一個(gè)設(shè)計(jì)時(shí)， Compiler 在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件， Message Processor（信息處理程序）可自動(dòng)定位錯(cuò)誤 。 搶答器的 系統(tǒng)結(jié)構(gòu) 及工作原理 （ 1）系統(tǒng)結(jié)構(gòu)： 如圖 所示為搶答器的結(jié)構(gòu)框圖，它由主體電路和擴(kuò)展電路兩部分組成。 圖 搶答器總體方框圖 優(yōu)先判斷與編號(hào)鎖存電路 :其 電路如圖 所示。該電路完成兩個(gè)功能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號(hào)，同時(shí)譯碼顯示電路顯示編號(hào)；二是禁止其他選手按鍵操作無(wú)效。 (b) 當(dāng)參賽選手按動(dòng)搶答 鍵時(shí)，揚(yáng)聲器發(fā)聲，搶答電路和定時(shí)電路停止工作。 clr : IN STD_LOGIC。 when11101111=m=0100。 s4: IN STD_LOGIC。q4=39。 q7=s7。) then sound1=39。 WHEN 0010 = BCD =01011011。首先建立波形文件?？傊?，通過(guò)本次課程設(shè)計(jì)不但讓我不僅 學(xué)到了一些知識(shí)，而且也提高了我的綜合能力。q7amp。 USE 。139。q2=s2。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if(clk39。 USE 。 //當(dāng) m為其他數(shù)時(shí)，輸出 BCD=00 END CASE。 // 定義搶答信號(hào)輸入端 s8 BCD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 // 輸入端 clk en : IN STD_LOGIC。 // 輸出端 q1 q2 : OUT STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_8 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_6 : STD_LOGIC。 clr : IN STD_LOGIC。 END COMPONENT。 // 定義搶答信號(hào)輸入端 s6 s7 : IN STD_LOGIC。 //當(dāng) m=8 時(shí)，輸出 BCD=7F WHEN 1001 = BCD =01101111。 END a。 // 定義輸入： clk,en sound1:out STD_LOGIC)。139。039。 END a。q5amp。 本次設(shè)計(jì)在程序上花費(fèi)的時(shí)間是最久的，我們 上網(wǎng)找資料，上圖書(shū)館，盡可能的了解關(guān)于八路搶答器的知識(shí)，在設(shè)計(jì)的過(guò)程中也遇到了很多問(wèn)題，理論知識(shí)的不足在這次課設(shè)中表現(xiàn)的很明顯。 圖 編碼管腳 編譯無(wú)誤后經(jīng)“ MAX+PLUSE II”中的“ FLOORPLAN EDITOR” 菜單 ,進(jìn)行輸入、輸出管腳設(shè)置 ,將元件端口放置到 EPM7128SLC84 15 芯片適當(dāng)?shù)?I/O 口 ,并用手工調(diào)整按 上 圖所示設(shè)置。 ARCHITECTURE a OF display IS BEGIN PROCESS(m) BEGIN CASE m IS WHEN 0000 = BCD =00111111。) then if(en=39。 q5=s5。 q3=39。 s2: IN STD_LOGIC。 when10111111=m=0010。 USE 。PR 為控制信號(hào)，當(dāng) PR 為高電平時(shí)，多諧振蕩器工作，反之，電路停振?，F(xiàn)簡(jiǎn)單介紹搶答器設(shè)計(jì)中的搶答電路、定時(shí)電 路、報(bào)警電路、時(shí)序控制電路、顯示及譯碼電路。當(dāng)一輪搶答之后，優(yōu)先搶答選手的編號(hào)一直保持到主持人將系統(tǒng)清除為止。 擴(kuò)展功能：該電路具有犯規(guī)報(bào)警功能。 ●設(shè)計(jì)輸入 MAX plus II 軟件的設(shè)計(jì)輸入方式有多種，主要包括原理圖輸入方式、文本輸入方式、波形設(shè)計(jì)輸入方式、層次設(shè)計(jì)輸入方式和底層設(shè)計(jì)輸入方式。 8 路搶答器控制系統(tǒng)是娛樂(lè)活動(dòng)中經(jīng)常使用的重要基礎(chǔ)設(shè)備之一，根據(jù)搶答要求，系統(tǒng)所需實(shí)現(xiàn)的功能如下： (1) 主持人按鍵清零，數(shù)碼顯示 0，蜂鳴器不叫，進(jìn)入搶答狀態(tài)。 本課程設(shè)計(jì)以 8 路搶答器為理念，實(shí)現(xiàn)優(yōu)先搶答、判決、鎖存及數(shù)碼管顯示等功能。競(jìng)賽 者可以分為 8 組，搶答時(shí)各組對(duì)主持人提出的問(wèn)題要在最短的時(shí)間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問(wèn)題。要求如下： 1. 搶答器具有八路搶答輸入。回答完問(wèn)題后，由主持人將所有按鍵恢復(fù)，重新開(kāi)始下一輪搶答。 Max plusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易 用易學(xué)的 EDA 軟件。 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 2 頁(yè) 共 29 頁(yè) 2 EDA 及 MAX plus Ⅱ 簡(jiǎn)介 EDA 簡(jiǎn)介 EDA（ Electronics Design Automation）技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展應(yīng)運(yùn)而生的一種高級(jí)、快速、有效的電子設(shè)計(jì)自動(dòng)化工具。 ●設(shè)計(jì)校驗(yàn) 設(shè)計(jì)校驗(yàn)過(guò)程包括設(shè)計(jì)仿真和定時(shí)分析，仿真起的作用是測(cè)試邏輯操作和設(shè)計(jì)功能的完備 性； Timing Analyzer（定時(shí)分析程序）可分析設(shè)計(jì)的定時(shí)和延時(shí)情況。主體電路完成基本的搶答功能，即開(kāi)始搶 答后，當(dāng)選手按動(dòng)搶答鍵時(shí)，能顯示選手的編號(hào)，同時(shí)能封鎖輸入電路，禁止其他選手搶答。電路選用優(yōu)先編碼器 74LS148 和鎖存器 74LS279 來(lái)完成。 工作過(guò)程： 開(kāi)關(guān) S 置于 “清除 ”端時(shí)， RS 觸發(fā)器的 R 端均為０， 4 個(gè)觸發(fā)器輸出置０，使 74LS148 的 ST ＝０，使之處于工作狀態(tài)。 (c) 當(dāng)設(shè)定的搶答時(shí)間到，無(wú)人搶答時(shí)，揚(yáng)聲器發(fā)聲，同時(shí)搶答電路和定時(shí)電路停止工作 。 m: OUT STD_LOGIC_vector(3 downto 0)。 when11110111=m=0101。 s5: IN STD_LOGIC。139。q8=s8。139。 WHEN 0011 = BCD =01001111。波形文件建好 并存盤(pán)后。使我在各方面都得到了鍛煉，非常感謝 給予幫助的同學(xué)，也非常感謝我們的 陳老師和單 老師，使我們這次的課程設(shè)計(jì)任務(wù)圓滿完成。q8。 USE 。q2=39。 q3=s3。event and clk=39。 USE 。 END PROCESS。 // 定義輸出端數(shù)碼顯示管 BCD SOUND : OUT STD_LOGIC // 定義輸出端揚(yáng)聲器 SOUND )。 // 輸入端 en sound1 : OUT STD_LOGIC // 輸出端 sound1 )。 q3 : OUT STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_9 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_5 : STD_LOGIC。 s8 : IN STD_LOGIC。 // 定義輸出端 en m : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) //定義輸出端 m )。 // 定義搶答信號(hào)輸入端 s5 s6 : IN STD_LOGIC。 //當(dāng) m=7 時(shí)，輸出 BCD=07 WHEN 1000 = BCD =01111111。 end process。 ENTITY t IS // 程序名稱(chēng) ： cut PORT(clk,en: in STD_LOGIC。q8=39。 ARCHITECTURE a OF lock IS BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr =39。