【正文】 n）技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展應(yīng)運(yùn)而生的一種高級(jí)、快速、有效的電子設(shè)計(jì)自動(dòng)化工具。它是為解決自動(dòng)控制系統(tǒng)設(shè)計(jì)而提出的 。 EDA 在通信行業(yè)（電信）里的另一個(gè)解釋是企業(yè)數(shù)據(jù)架構(gòu)， EDA 給出了一個(gè)企業(yè)級(jí)的數(shù)據(jù)架構(gòu)的總體視圖，并按照電信企業(yè)的特征，進(jìn)行了框架和層級(jí)的劃分。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、 優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)進(jìn)行八路搶答器的系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將搶答器從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì) EDA 的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用。目前 EDA 技術(shù)已 在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 MAX plus Ⅱ 簡(jiǎn)介 Max plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 Max plusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。在 Max plusⅡ 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Max plusⅡ 的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使用戶比較容易地將設(shè)計(jì)集成到器件中。 ●設(shè)計(jì)輸入 MAX plus II 軟件的設(shè)計(jì)輸入方式有多種，主要包括原理圖輸入方式、文本輸入方式、波形設(shè)計(jì)輸入方式、層次設(shè)計(jì)輸入方式和底層設(shè)計(jì)輸入方式。因此，設(shè)計(jì)人員可以根據(jù)自己的實(shí)際情況靈活選擇使用。 ●設(shè)計(jì)編譯 MAX plus II 編譯一個(gè)設(shè)計(jì)時(shí)， Compiler 在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件， Message Processor（信息處理程序）可自動(dòng)定位錯(cuò)誤 。 ●設(shè)計(jì)校驗(yàn) 設(shè)計(jì)校驗(yàn)過(guò)程包括設(shè)計(jì)仿真和定時(shí)分析，仿真起的作用是測(cè)試邏輯操作和設(shè)計(jì)功能的完備 性； Timing Analyzer（定時(shí)分析程序）可分析設(shè)計(jì)的定時(shí)和延時(shí)情況。 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 3 頁(yè) 共 29 頁(yè) ●器件編程 MAX plus II Programmer 是使用 Compiler 生成的編程文件對(duì) Altera 器件進(jìn)行編程的 。 它可以用來(lái)對(duì)器件編程、校驗(yàn)和試驗(yàn)，是對(duì)設(shè)計(jì)功能進(jìn)行的測(cè)試。 Altera 公司器件的編程方法有許多種，可根據(jù)具體情況選擇使用。編譯生成的配置文件經(jīng)計(jì)算機(jī)并行通信口接到 Altera 專用編程電纜上，再接到器件的編程接口 [6]，利用應(yīng)用軟件提供的編程軟件， Programmer 即可對(duì)器件進(jìn)行配置。這種方法的優(yōu)點(diǎn)是配置方 便、迅速，便于修改。 MAX plus2在 Windows 2020/XP上一旦安裝完畢 ，經(jīng) 過(guò)設(shè)置即可使用硬件下載功能 。在 Windows 2020 上除了安裝軟件外 ， 為了使用 ByteBlaster(MV)下載功能 ， 還必須安裝硬件驅(qū)動(dòng) (Drivers)以支持 MAX plus2 對(duì) PC 機(jī)并行口的操作 。 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 4 頁(yè) 共 29 頁(yè) 3 設(shè)計(jì) 方案 八路搶答器控制系統(tǒng)的設(shè)計(jì)思路 搶答器同時(shí)供 8 名選手或 8 個(gè)代表隊(duì)比賽，分別用 8 個(gè)按鈕 [a1]～ [a8]。設(shè)置一個(gè)系統(tǒng)清除和搶答控制開(kāi)關(guān) Reset, 該開(kāi)關(guān)由主持人控制。搶答器具有鎖存與顯示功能。即選手按動(dòng)按鈕，鎖存相應(yīng)的編號(hào)，揚(yáng)聲器發(fā)出聲響提示，數(shù)碼顯示選手號(hào)碼。其他人再按鍵，系統(tǒng)進(jìn)行了優(yōu)先鎖存，不再響應(yīng)，優(yōu)先搶答選手的編號(hào)一直保持到主持人將系統(tǒng)清除為止，下一次搶答開(kāi)始。 擴(kuò)展功能：該電路具有犯規(guī)報(bào)警功能。當(dāng)主持人未按下開(kāi)關(guān)開(kāi)始搶答前，參賽選手若按下開(kāi)關(guān)，則搶答系統(tǒng)發(fā)出蜂鳴聲報(bào)警并顯示犯規(guī)組別。 搶答器的 系統(tǒng)結(jié)構(gòu) 及工作原理 （ 1）系統(tǒng)結(jié)構(gòu)： 如圖 所示為搶答器的結(jié)構(gòu)框圖，它由主體電路和擴(kuò)展電路兩部分組成。主體電路完成基本的搶答功能，即開(kāi)始搶 答后，當(dāng)選手按動(dòng)搶答鍵時(shí)，能顯示選手的編號(hào)，同時(shí)能封鎖輸入電路，禁止其他選手搶答。擴(kuò)展電路完成檢測(cè)數(shù)碼管工作情況。其工作原理為：接通電源后，主持人將開(kāi)關(guān)撥到 清除 狀態(tài)，搶答器處于禁止?fàn)顟B(tài)，編號(hào)顯示器滅燈，定時(shí)器顯示設(shè)定時(shí)間；主持人將開(kāi)關(guān)置于 開(kāi)始 狀態(tài)，宣布 開(kāi)始搶答器工作。定時(shí)器倒計(jì)時(shí)，揚(yáng)聲器給出聲響提示。選手在定時(shí)時(shí)間內(nèi)搶答時(shí)，搶答器完成：優(yōu)先判斷、編號(hào)鎖存、編號(hào)顯示、揚(yáng)聲器提示。當(dāng)一輪搶答之后，定時(shí)器停止、禁止二次搶答、定時(shí)器顯示剩余時(shí)間。如果再次搶答必須由主持人再次操作 清除 和 開(kāi)始 狀態(tài)開(kāi)關(guān) 。 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 5 頁(yè) 共 29 頁(yè) 圖 搶答器結(jié)構(gòu)框圖 （ 2）工作流程： 搶答 按紐 優(yōu)先編碼電路 鎖存器 譯碼 電路 控制電路 報(bào)警電路 定時(shí) 電路 譯碼 電路 顯示 電路 譯碼 顯示 主持人控制開(kāi)關(guān) 秒脈沖產(chǎn)生電路 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 6 頁(yè) 共 29 頁(yè) 圖 搶答器工作流程 搶答器的基本工作原理 :在搶答競(jìng)賽或呼叫時(shí)，有多個(gè)信號(hào)同時(shí)或不同時(shí)送入主電路中，搶答器內(nèi)部的寄存器工作，并識(shí)別、記錄第一個(gè)號(hào)碼，同時(shí)內(nèi)部的定時(shí)器開(kāi)始工作，記錄有關(guān)時(shí)間并產(chǎn)生超時(shí)信號(hào)。在整個(gè)搶答器工作過(guò)程中，顯示電路、語(yǔ)音電路等還要根據(jù)現(xiàn)場(chǎng)的實(shí)際情況向外電路輸出相應(yīng)信號(hào)。搶答器的工作流程分為、系統(tǒng)復(fù)位、正常流程、犯規(guī)流程等幾部 分 。 具體實(shí)現(xiàn) (1)搶答器的電路設(shè)計(jì) 搶答器電路總體結(jié)構(gòu) ： 如圖 所示為總體方框圖。接通電源后，后臺(tái)工作人員將檢測(cè)開(kāi)關(guān) S 置“檢測(cè)”狀態(tài)，數(shù)碼管在正常清除下，顯示“ ”；當(dāng)后臺(tái)工作人員將加載程序 運(yùn) 行 行 開(kāi)始 開(kāi)始數(shù)碼管顯 示 FFF 開(kāi)始搶 按時(shí)間倒計(jì)時(shí) 開(kāi)始前有選手搶按 顯示犯規(guī)選手號(hào)碼并伴有語(yǔ)音報(bào)警 倒計(jì)時(shí)結(jié) 束，超時(shí) 有選手 搶按 顯示FFF 顯示選手號(hào)碼，倒計(jì) 時(shí)時(shí)間 ,語(yǔ)音報(bào)警，答 題 ,答題時(shí)間倒計(jì)時(shí) 正常流程 犯規(guī)流程 若超過(guò)答題 時(shí)間，則數(shù) 碼管顯示FFF 答題完畢 根據(jù)選手表現(xiàn)，規(guī) 則由主持人減 分 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 7 頁(yè) 共 29 頁(yè) 檢測(cè)開(kāi)關(guān) S 置“搶答”狀態(tài)，主持按系統(tǒng)清除按鍵，搶答器處于禁止?fàn)顟B(tài)，編號(hào)顯示器滅燈；主持人松開(kāi)，宣布“開(kāi)始”，搶答器工作。選手按動(dòng)搶答按鍵，搶答器完成：優(yōu)先判斷、編號(hào)鎖存、編號(hào)顯示。當(dāng)一輪搶答之后，優(yōu)先搶答選手的編號(hào)一直保持到主持人將系統(tǒng)清除為止。如果再次搶答必須由主持人再次按動(dòng)系統(tǒng)清除按鍵。 圖 搶答器總體方框圖 優(yōu)先判斷與編號(hào)鎖存電路 :其 電路如圖 所示。電路選用優(yōu)先編碼器 74LS148 和鎖存器 74LS279 來(lái)完成。該電路主要完成兩個(gè)功能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號(hào)；二是禁止其他選手按鍵，其按鍵操作無(wú)效。工作過(guò)程：系統(tǒng)清除按鍵按動(dòng)時(shí)， 74LS279 的四個(gè) RS 觸發(fā)器的置 0 端均為 0，使四個(gè)觸發(fā)器均被置 0。1Q 為 0，使 74LS148 的使能端 =0， 74LS148 處于允許編碼狀態(tài)，同時(shí) 1Q 為 0，使 74LS48的滅燈輸入端 =0，數(shù)碼管無(wú)顯示。這時(shí)搶答器處于準(zhǔn)備搶答狀態(tài)。 當(dāng)系統(tǒng)清除按鍵松開(kāi)時(shí)，搶答器處于等待狀態(tài)。當(dāng)有選手將按鍵開(kāi)關(guān)按下時(shí)，搶答器將接受并顯示搶答結(jié)果，假設(shè)按下的是 S4，則 74LS148 的編碼輸出為 011，此代碼送入 74LS279 鎖存后，使 4Q3Q2Q=100，亦即 74LS148 的輸入為 0100；又 74LS148 的優(yōu)先編碼標(biāo)志輸出 為 0，使 1Q=1，即 =1， 74LS148 處于譯碼狀態(tài)，譯碼的結(jié)果顯示為“ 4”。同時(shí) 1Q=1，使 74LS148 的 =1， 74LS148 處于禁止?fàn)顟B(tài)，從而封鎖了其 他按鍵的輸入。此外，當(dāng)優(yōu)先搶答者的按鍵松開(kāi)再按下時(shí)，由于仍為 1Q=1，使 =1， 74LS148 仍處于禁止?fàn)顟B(tài)，確保不會(huì)接受二次按鍵時(shí)的輸入信號(hào)，保證了搶答者的優(yōu)先性。（ 74LS148 為 8線－ 3 線優(yōu)先編碼器， 圖 為 74LS148 和 74LS279 的引腳圖和真值表。 ） H P R I / B C D100 /Z 1 0111 /Z 1 1122 /Z 1 2133 /Z 1 314 /Z 1 425 /Z 1 536 /Z 1 647 /Z 1 75V 1 8E N a11011121314151617151814a91a72a64aR 總L E DRLR E S 21R11Q41 S 121 S 232R52Q72S63R103Q93 S 1113 S 2124R144Q134S15G N DV C C搶答按鍵系統(tǒng)清除按鍵1Q2Q3Q4QS0S1S2S3S4S5S6S7 圖 74LS148 為 8線－ 3線優(yōu)先編碼器 搶答按鍵 優(yōu)先編碼器 鎖存器 支 持人 按鈕 譯碼顯 示器 檢測(cè)按鈕 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 8 頁(yè) 共 29 頁(yè) 圖 74LS148 和 74LS279 的引腳圖和真值表 (2) 搶答器的單元電路設(shè)計(jì) 簡(jiǎn)易邏輯數(shù)字搶答器由主體電路與擴(kuò)展電路組成。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊(duì)的輸入信號(hào)在顯示器上輸出；用控制電路和主持人開(kāi)關(guān)啟動(dòng)報(bào)警電路，以上兩部分組成主體電路。通過(guò)定時(shí)電路和譯碼電路將秒脈沖產(chǎn)生的信號(hào)在顯示器上輸出實(shí)現(xiàn)計(jì)時(shí)功能，構(gòu)成擴(kuò)展電路。現(xiàn)簡(jiǎn)單介紹搶答器設(shè)計(jì)中的搶答電路、定時(shí)電 路、報(bào)警電路、時(shí)序控制電路、顯示及譯碼電路。 搶答電路： 參考電路如圖 所示。該電路完成兩個(gè)功能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號(hào)，同時(shí)譯碼顯示電路顯示編號(hào)；二是禁止其他選手按鍵操作無(wú)效。 工作過(guò)程： 開(kāi)關(guān) S 置于 “清除 ”端時(shí)， RS 觸發(fā)器的 R 端均為０， 4 個(gè)觸發(fā)器輸出置０，使 74LS148 的 ST ＝０，使之處于工作狀態(tài)。當(dāng)開(kāi)關(guān) S 置于 “開(kāi)始 ”時(shí)，搶答器處,010012 ?YYY ,0?EXY 經(jīng) RS 鎖存后， 1Q=1， BI =1， 74LS48 處于工作狀態(tài)， 4Q3Q2Q=101，