【正文】 u2: t PORT MAP(clk = clk, en = SYNTHESIZED_WIRE_8, sound1 = SOUND)。 SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC。 q5 : OUT STD_LOGIC。 s6 : IN STD_LOGIC。 COMPONENT display PORT(m : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 // 定義輸入端 q8 clr : IN STD_LOGIC。 ARCHITECTURE bdf_type OF qiangdaqi IS COMPONENT change ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 27 頁(yè) 共 29 頁(yè) PORT(q1 : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s3 s4 : IN STD_LOGIC。 頂層文件 模塊對(duì)應(yīng)程序： LIBRARY ieee。 //當(dāng) m=5 時(shí)，輸出 BCD=6D WHEN 0110 = BCD =01111101。 // 定義輸入端 m BCD: out STD_LOGIC_VECTOR(7 downto 0))。 // 否則不發(fā)聲 end if。) then // 當(dāng)搶答控制開(kāi)關(guān)打開(kāi)即： clk=1 時(shí) if(en=39。 USE 。 q5=s5。 q7=39。 q3=39。 q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC)。 // 定義輸入端 s1 s2: IN STD_LOGIC。 // 當(dāng) temp 為其他情況則 m顯示 F end case。 // 當(dāng) temp=01111111 時(shí)對(duì)應(yīng)的 q1 搶答 ， m顯示 1 when10111111=m=0010。q2amp。 USE 。這 都 將非常有利于我們今后的學(xué)習(xí)和工作。 從仿真波形看 , 符合設(shè) 計(jì)要求 （ 對(duì)應(yīng)的管腳圖和仿真圖如下 ）。 END a。 WHEN 0101 = BCD =01101101。 ENTITY display IS PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。039。 ARCHITECTURE a OF t IS BEGIN process(en,clk) begin if(clk39。 end process。q2=s2。139。139。 s7: IN STD_LOGIC。 USE 。 when11111101=m=0111。q7amp。 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 13 頁(yè) 共 29 頁(yè) END change。當(dāng)后臺(tái)工作人員將 S 置于 GND，LT =0，使燈測(cè)試輸入端（圖中 3 號(hào)） =1，這時(shí)測(cè)試數(shù)碼管工作情況；當(dāng)后臺(tái)工作人員將 S 置于 Vcc， LT =1，使燈測(cè)試輸入端（圖中 3 號(hào)） =1，這時(shí)正常譯碼。圖中，門(mén) G1 的作用是控制時(shí)鐘信號(hào) CP 的放行與禁止，門(mén) G2 的作用是控制 74LS148 的輸人使能端 。設(shè)計(jì)功能完善，能實(shí)現(xiàn)直接清零、啟動(dòng) 。此外， 1Q＝１，使 74LS148 ST ＝１，處 于禁止?fàn)顟B(tài)，封鎖其他按鍵Inputs Outputs S R Q H Ｈ Ｑ ０ Ｌ Ｈ H Ｈ Ｌ L Ｌ Ｌ Not sure ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 9 頁(yè) 共 29 頁(yè) 的輸入。 ） H P R I / B C D100 /Z 1 0111 /Z 1 1122 /Z 1 2133 /Z 1 314 /Z 1 425 /Z 1 536 /Z 1 647 /Z 1 75V 1 8E N a11011121314151617151814a91a72a64aR 總L E DRLR E S 21R11Q41 S 121 S 232R52Q72S63R103Q93 S 1113 S 2124R144Q134S15G N DV C C搶答按鍵系統(tǒng)清除按鍵1Q2Q3Q4QS0S1S2S3S4S5S6S7 圖 74LS148 為 8線－ 3線優(yōu)先編碼器 搶答按鍵 優(yōu)先編碼器 鎖存器 支 持人 按鈕 譯碼顯 示器 檢測(cè)按鈕 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 8 頁(yè) 共 29 頁(yè) 圖 74LS148 和 74LS279 的引腳圖和真值表 (2) 搶答器的單元電路設(shè)計(jì) 簡(jiǎn)易邏輯數(shù)字搶答器由主體電路與擴(kuò)展電路組成。工作過(guò)程：系統(tǒng)清除按鍵按動(dòng)時(shí)， 74LS279 的四個(gè) RS 觸發(fā)器的置 0 端均為 0，使四個(gè)觸發(fā)器均被置 0。 具體實(shí)現(xiàn) (1)搶答器的電路設(shè)計(jì) 搶答器電路總體結(jié)構(gòu) ： 如圖 所示為總體方框圖。其工作原理為：接通電源后，主持人將開(kāi)關(guān)撥到 清除 狀態(tài)，搶答器處于禁止?fàn)顟B(tài)，編號(hào)顯示器滅燈，定時(shí)器顯示設(shè)定時(shí)間；主持人將開(kāi)關(guān)置于 開(kāi)始 狀態(tài)，宣布 開(kāi)始搶答器工作。搶答器具有鎖存與顯示功能。 它可以用來(lái)對(duì)器件編程、校驗(yàn)和試驗(yàn)，是對(duì)設(shè)計(jì)功能進(jìn)行的測(cè)試。 Max plusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。 EDA 在通信行業(yè)（電信）里的另一個(gè)解釋是企業(yè)數(shù)據(jù)架構(gòu)， EDA 給出了一個(gè)企業(yè)級(jí)的數(shù)據(jù)架構(gòu)的總體視圖，并按照電信企業(yè)的特征，進(jìn)行了框架和層級(jí)的劃分。 課程設(shè)計(jì)具體要求及功能 在所選擇器件內(nèi)完成八路搶答器的設(shè)計(jì)，要求設(shè)計(jì)完成后芯片具有搶答器的全部功能、包括顯示和操作接口。 在本次設(shè)計(jì)中，采用的 硬件描述語(yǔ)言是 VHDL[1]（ VeryHighSpeed Integrated Circuit Hardware Description Language）。 附錄 ................................................ 錯(cuò)誤 !未定義書(shū)簽。 關(guān)鍵詞 鎖存、顯示 ；搶答器 ； MAX plus Ⅱ ； VHDL。 （ 2）課程 設(shè)計(jì)附件（ 源程序、各類(lèi)圖紙、實(shí)驗(yàn)數(shù)據(jù)、仿真截圖等實(shí)證材料 ） 。 3. 主持人按鍵清零，數(shù)碼顯示 0，蜂鳴器不叫，進(jìn)入搶答狀態(tài)。 4. 主持人發(fā)出開(kāi)始命令， 8 人開(kāi)始搶答。 課程設(shè)計(jì)成績(jī)?cè)u(píng)定 學(xué) 院 城南學(xué)院 專(zhuān) 業(yè) 通信工程 班 級(jí) 通信 0801 學(xué) 號(hào) 學(xué)生姓名 *** 指導(dǎo)教師 完成日期 2020 年 12 月 31 日 指導(dǎo)教師對(duì)學(xué)生在課程設(shè)計(jì)中的評(píng)價(jià) 評(píng)分項(xiàng)目 優(yōu) 良 中 及格 不及格 課程設(shè)計(jì)中的創(chuàng)造性成果 學(xué)生掌握課程內(nèi)容的程度 課程設(shè)計(jì)完成情況 課程設(shè)計(jì)動(dòng)手 能 力 文字表達(dá) 學(xué)習(xí)態(tài)度 規(guī)范要求 課程設(shè)計(jì)論文的質(zhì)量 指導(dǎo)教師對(duì)課程設(shè)計(jì)的評(píng)定意見(jiàn) 綜合成績(jī) 指導(dǎo)教師簽字 年 月 日 基于 VHDL 語(yǔ)言的 8 路 搶答器 設(shè)計(jì) 學(xué)生姓名： ** 指導(dǎo)老師： 摘 要 本課程設(shè)計(jì) 分為 主體電路和擴(kuò)展電路兩部分 共同實(shí)現(xiàn) 搶答器 的 鎖存、 顯示與報(bào)警 功能 。 Abstract:This course design is divided into two main circuit and expansion circuit realized partly joint inverter latch responder, display and alarm function. In this design, system developing platform for MAX plus Ⅱ , hardware description language is VHDL. Competitors ma y be divided into eight groups, vies to answer first when each to the host puts forward the problems in the shortest possible time to make judgments, and press the buttons vies to answer the question. When the first man press buttons, then on screen display supervisor number, the corresponding lights, and other groups circuit will buttons blockade, make it doesn39。 ** 基于 VHDL 語(yǔ)言的 8 路搶答器設(shè)計(jì) 第 1 頁(yè) 共 29 頁(yè) 1 引 言 隨著科學(xué)技術(shù)的不斷發(fā)展，促使人們學(xué)科學(xué)、學(xué)技術(shù)、學(xué)知識(shí)的手段多種多樣。 VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。搶答器要求有八路搶答 輸入，搶答邏輯設(shè)計(jì)合理（具有搶答鎖定），搶答編號(hào)顯示，搶答成功指示，搶答完成后狀態(tài)復(fù)位。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、 優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。在 Max plusⅡ 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Altera 公司器件的編程方法有許多種，可根據(jù)具體情況選擇使用。即選手按動(dòng)按鈕，鎖存相應(yīng)的編號(hào)，揚(yáng)聲器發(fā)出聲響提示，數(shù)碼顯示選手號(hào)碼。定時(shí)器倒計(jì)時(shí)，揚(yáng)聲器給出聲響提示。接通電源后，后臺(tái)工作人員將檢測(cè)開(kāi)關(guān) S 置“檢測(cè)”狀態(tài)，數(shù)碼管在正常清除下，顯示“ ”；當(dāng)后臺(tái)工作人員將加載程序 運(yùn) 行 行 開(kāi)始 開(kāi)始數(shù)碼管顯 示 FFF 開(kāi)始搶 按時(shí)間倒計(jì)時(shí) 開(kāi)始前有選手搶按 顯示犯規(guī)選手號(hào)碼并伴有語(yǔ)音報(bào)警 倒計(jì)時(shí)結(jié) 束，超時(shí) 有選手 搶按 顯示FFF 顯示選手號(hào)碼，倒計(jì) 時(shí)時(shí)間 ,語(yǔ)音報(bào)警，答 題 ,答題時(shí)間倒計(jì)時(shí) 正常流程 犯規(guī)流程 若超過(guò)答題 時(shí)間，則數(shù) 碼管顯示FFF 答題完畢 根據(jù)選手表現(xiàn)，