【正文】 end process。q4amp。更多的是讓我看清了自己，明白了凡事需要耐心 ，實踐是檢驗學習的唯一標準。然后選擇 EMP7128SLC84 15 器件 , 按 OK,就可以進行編譯了 ,經(jīng)“ MAX+PLUSE II”中的“ Compiler”菜單編譯 ,以驗證設計結果是否符合要求 ,如果有問題 ,則返回原設計文件再次進 行修改 , 直到正確為止。 END display。139。q4=s4。139。 ENTITY lock IS PORT(s1: IN STD_LOGIC。 case temp is when01111111=m=0001。5C T = 03G 2 1V 2 07112246813a 2 0 ,2 112b 2 0 ,2 111c 2 0 ,2 110d 2 0 ,2 19e 2 0 ,2 115f 2 0 , 2 114g 2 0 ,2 1V C CabfcgdeD P Y76421910abcdefg5dpdpG N DS 圖 7段顯示譯碼器 與數(shù)碼管 圖 74LS48 邏輯圖 (3) 基于 VHDL 的實體設計： 程序設計 編碼程序： LIBRARY ieee。其中 555 構成多諧振蕩器，振蕩頻率 fo＝ 1． 43／［（ RI＋ 2R2） C］， 其輸出信號經(jīng)三極管推動揚聲器。通過定時電路和譯碼電路將秒脈沖產(chǎn)生的信號在顯示器上輸出實現(xiàn)計時功能，構成擴展電路。選手按動搶答按鍵，搶答器完成：優(yōu)先判斷、編號鎖存、編號顯示。其他人再按鍵，系統(tǒng)進行了優(yōu)先鎖存，不再響應，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止，下一次搶答開始。 Max plusⅡ 的編譯器還提供了強大的邏輯綜合與優(yōu)化功能，使用戶比較容易地將設計集成到器件中。在相應的器件平臺上完成設計的輸入、編譯、綜合或適配通過。搶答器作為一種工具，已廣泛應用于各種競賽場合。 在 本次 設 計中，系統(tǒng)開發(fā)平臺為 MAX plusⅡ ， 硬件描述語言是 VHDL。 2. 搶答器具有邏輯設計合理（具有搶答鎖定），搶答編碼顯示，搶答成功指示，搶答完成后狀態(tài)復位等功能。 并且 依據(jù)設計方案和設計平臺完成了程序編寫 和 程序調(diào)試，通過 運行程序及時序 波形 的仿真有效驗證了設計的正確性 ，初步實現(xiàn)了設計目標 。在 Max plusⅡ 上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。它是為解決自動控制系統(tǒng)設計而提出的 。 ** 基于 VHDL 語言的 8 路搶答器設計 第 3 頁 共 29 頁 ●器件編程 MAX plus II Programmer 是使用 Compiler 生成的編程文件對 Altera 器件進行編程的 。擴展電路完成檢測數(shù)碼管工作情況。該電路主要完成兩個功能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號；二是禁止其他選手按鍵，其按鍵操作無效。當開關 S 置于 “開始 ”時，搶答器處,010012 ?YYY ,0?EXY 經(jīng) RS 鎖存后， 1Q=1， BI =1， 74LS48 處于工作狀態(tài)， 4Q3Q2Q=101，經(jīng)譯碼顯示為 “5”。 根據(jù)上面的功能要求，設計的時序控制電路如圖 所示。 en: OUT STD_LOGIC)。 when11111011=m=0110。 s6: IN STD_LOGIC。 q5=39。 end if。 else sound1=39。 WHEN 0100 = BCD =01100110。選擇菜單“ Max plusII”→“ simulator” ,啟動仿真操作 ,結束后觀察仿真波形 如 圖 所示 。 ** 基于 VHDL 語言的 8 路搶答器設計 第 22 頁 共 29 頁 參考文獻 [1]邢建平， 曾繁泰 .VHDL程序設計教程 [M].北京 ： 清華大學出版社， 2020年 ， 11月 . [2]甘登岱，田富鵬，朱利娜 . EDA培訓教程 [M].北京：機械工業(yè)出版社， 2020年， 3月 . [3] 楊頌華 . 電子線路 EDA仿真技術 [M].西安 ： 西安交通大學出版社 ， 2020年， 2月 . [4] 蔣小燕，俞偉均，張立臣 .EDA技術及 VHDL [M].南京：東南大學出版社， 2020年，12月 . [5] 劉欲曉 .EDA 技術與 VHDL 電路開發(fā)應用實踐 [M].北京： 電子工業(yè)出版社， 2020 年 ，4月 . [6] 王冬梅 ,張建秋 .《 八路搶答器設計與實現(xiàn) 》 [J]. 佳木斯大學學報 (自然科學版 ), 2020,(06).2226. [7] 丁建偉 .《 搶答器電路設計 》 [J].蘭州工業(yè)高等?？茖W校學報 ,2020,(04).1317. ** 基于 VHDL 語言的 8 路搶答器設計 第 23 頁 共 29 頁 附錄 1：程序 元 器件清單 : 74LS48 3個 電阻 68 KΩ 1個 74LS121 1個 電阻 510Ω 2個 74LS148 1個 電容 10uF 2個 74LS192 2個 電容 1個 74LS279 1個 電容 100uF 1個 NE555 2個 發(fā)光二極管 2個 電阻 1 KΩ 1個 按鍵開關 9個 電阻 10 KΩ 9個 共陰數(shù)碼管 3個 電阻 15 KΩ 1個 74LS00 1個 電阻 KΩ 1個 74LS11 1個 電阻 KΩ 1個 三極管 3DG12 1個 電阻 100 KΩ 1個 編碼模塊程序： LIBRARY ieee。 case temp is when01111111=m=0001。 ENTITY lock IS // 程序名稱 ： lock PORT(s1: IN STD_LOGIC。139。q4=s4。139。 ENTITY display IS // 程序名稱 ： display PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。 END a。 END qiangdaqi。 END COMPONENT。 ** 基于 VHDL 語言的 8 路搶答器設計 第 28 頁 共 29 頁 q4 : OUT STD_LOGIC。 BEGIN u1: change PORT MAP(q1 = SYNTHESIZED_WIRE_0, q2 = SYNTHESIZED_WIRE_1, q3 = SYNTHESIZED_WIRE_2, q4 = SYNTHESIZED_WIRE_3, q5 = SYNTHESIZED_WIRE_4, q6 = SYNTHESIZED_WIRE_5, q7 = SYNTHESIZED_WIRE_6, q8 = SYNTHESIZED_WIRE_7, clr = clr, en = SYNTHESIZED_WIRE_8, m = SYNTHESIZED_WIRE_9)。 SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC。 s7 : IN STD_LOGIC。 // 定義輸入端 clr en : OUT STD_LOGIC。 // 定義搶答信號輸入端 s4 s5 : IN STD_LOGIC。 //當 m=6 時，輸出 BCD=7D WHEN 0111 = BCD =00000111。end if。 USE 。139。 // 定義輸出端 q1~q8 END lock。 en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。q3amp。在此表示衷心的感謝 ！ 在課程設計 的這段時間里，我認為收獲還是很多的，不但進一步掌握了數(shù)字電子技術的 基礎知識及一門專業(yè)仿真軟件 的基本操作，還提高了自己的設計能力及動手能力，同時對于搶答器 來了個系統(tǒng)的總結。 對應的管腳圖和仿真圖如下： ** 基于 VHDL 語言的 8 路搶答器設計 第 18 頁 共 29 頁 圖 數(shù)碼管顯示管 模塊管腳圖 圖 數(shù)碼管顯示管 模塊仿真圖 編譯管腳設置： 程序輸入完成后然后選擇用于編程的目標芯片 :選擇菜單 “ Assign”→“ Device” , 窗口中的 Device Family 是器件序列欄 , 先在此欄中選擇 MAX7000S。 BCD: out STD_LOGIC_VECTOR(7 downto 0))。event and clk=39。 ** 基于 VHDL 語言的 8 路搶答器設計 第 15 頁 共 29 頁 q3=s3。q2=39。 USE 。q8。（ 74LS48 為 4線－ 七段譯碼器 /驅(qū)動器 ， 下圖 為邏輯圖） ** 基于 VHDL 語言的 8 路搶答器設計 第 12 頁 共 29 頁 B I N / 7 S E G[ T 2 ]14amp。 ** 基于 VHDL 語言的 8 路搶答器設計 第 10 頁 共 29 頁 圖 定時電路 報警電路： 由 555 定時器和三極管構成的報警電路如圖 所示。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊的輸入信號在顯示器上輸出；用控制電路和主持人開關啟動報警電路，以上兩部分組成主體電路。接通電源后，后臺工作人員將檢測開關 S 置“檢測”狀態(tài)，數(shù)碼管在正常清除下，顯示“ ”；當后臺工作人員將加載程序 運 行 行 開始 開始數(shù)碼管顯 示 FFF 開始搶 按時間倒計時 開始前有選手搶按 顯示犯規(guī)選手號碼并伴有語音報警 倒計時結 束，超時 有選手 搶按 顯示FFF 顯示選手號碼，倒計 時時間 ,語音報警，答 題 ,答題時間倒計時 正常流程 犯規(guī)流程 若超過答題 時間，則數(shù) 碼管顯示FFF 答題完畢 根據(jù)選手表現(xiàn)，規(guī) 則由主持人減 分 ** 基于 VHDL 語言的 8 路搶答器設計 第 7 頁 共 29 頁 檢測開關 S 置“搶答”狀態(tài)，主持按系統(tǒng)清除按鍵，搶答器處于禁止狀態(tài)，編號顯示器滅燈；主持人松開，宣布“開始”，搶答器工作。即選手按動按鈕，鎖存