【正文】 長沙理工大學(xué) 《 通信電路 EDA》課程設(shè)計報告 ** 學(xué) 院 城南學(xué)院 專 業(yè) 通信工程 班 級 通信 0801 學(xué) 號 學(xué)生姓名 ** 指導(dǎo)教師 課程成績 完成日期 2020 年 12 月 31 日 課程設(shè)計任務(wù)書 城南 學(xué)院 計算機與通信工程 系 通信 工程 專業(yè) 課程名稱 通信電路 EDA 課程設(shè)計 時間 2020～ 2020 學(xué)年 第 1 學(xué)期 16~18 周 學(xué)生姓名 ** 指導(dǎo)老師 題 目 基于 VHDL 語言的 8路搶答器設(shè)計 主要內(nèi)容：本課程設(shè)計要求設(shè)計一個 8路搶答器。要求如下： 1. 搶答器具有八路搶答輸入。 2. 搶答器具有邏輯設(shè)計合理（具有搶答鎖定），搶答編碼顯示，搶答成功指示，搶答完成后狀態(tài)復(fù)位等功能。 3. 主持人按鍵清零，數(shù)碼顯示 0，蜂鳴器不叫，進入搶答狀態(tài)。 4. 主持人發(fā)出開始命令， 8 人開始搶答。其中一人先按下?lián)尨疰I，蜂鳴器發(fā)出鳴叫，數(shù)碼顯示該人號碼，其他人再按鍵，系統(tǒng)不再 響應(yīng)，直至主持人按鍵清零，下一次搶答開始。 要求： （ 1）要求能獨立地運用 VHDL 語言、 EDA 相關(guān)知識和 Max Plus II 仿真軟件，編制一個簡單的課程設(shè)計。 （ 2） 學(xué)生 按要求編寫課程設(shè)計報告書，能正確闡述設(shè)計和實驗結(jié)果。 （ 3）通過課程設(shè)計培養(yǎng)學(xué)生嚴謹?shù)目茖W(xué)態(tài)度和團隊協(xié)作精神。 （ 4）學(xué)生應(yīng)抱著嚴謹認真的態(tài)度積極投入到課程設(shè)計過程中，認真查閱相應(yīng)文獻以及實現(xiàn)，給出個人分析、設(shè)計以及實現(xiàn)。 應(yīng) 當(dāng)提交的文件： （ 1）課程 設(shè)計 報告。 （ 2）課程 設(shè)計附件（ 源程序、各類圖紙、實驗數(shù)據(jù)、仿真截圖等實證材料 ） 。 課程設(shè)計成績評定 學(xué) 院 城南學(xué)院 專 業(yè) 通信工程 班 級 通信 0801 學(xué) 號 學(xué)生姓名 *** 指導(dǎo)教師 完成日期 2020 年 12 月 31 日 指導(dǎo)教師對學(xué)生在課程設(shè)計中的評價 評分項目 優(yōu) 良 中 及格 不及格 課程設(shè)計中的創(chuàng)造性成果 學(xué)生掌握課程內(nèi)容的程度 課程設(shè)計完成情況 課程設(shè)計動手 能 力 文字表達 學(xué)習(xí)態(tài)度 規(guī)范要求 課程設(shè)計論文的質(zhì)量 指導(dǎo)教師對課程設(shè)計的評定意見 綜合成績 指導(dǎo)教師簽字 年 月 日 基于 VHDL 語言的 8 路 搶答器 設(shè)計 學(xué)生姓名： ** 指導(dǎo)老師： 摘 要 本課程設(shè)計 分為 主體電路和擴展電路兩部分 共同實現(xiàn) 搶答器 的 鎖存、 顯示與報警 功能 。 在 本次 設(shè) 計中，系統(tǒng)開發(fā)平臺為 MAX plusⅡ ， 硬件描述語言是 VHDL。競賽 者可以分為 8 組，搶答時各組對主持人提出的問題要在最短的時間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。當(dāng)?shù)谝粋€人按下按鍵后，則在顯示器上顯示該組的號碼，對應(yīng)的燈亮，同時電路將其他各組按鍵封鎖，使其不起作用。若搶答時間內(nèi)無人搶答，則報警燈亮?；卮鹜陠栴}后，由主持人將所有按鍵恢復(fù)，重新開始下一輪搶答。 并且 依據(jù)設(shè)計方案和設(shè)計平臺完成了程序編寫 和 程序調(diào)試，通過 運行程序及時序 波形 的仿真有效驗證了設(shè)計的正確性 ，初步實現(xiàn)了設(shè)計目標(biāo) 。 關(guān)鍵詞 鎖存、顯示 ；搶答器 ； MAX plus Ⅱ ； VHDL。 Abstract:This course design is divided into two main circuit and expansion circuit realized partly joint inverter latch responder, display and alarm function. In this design, system developing platform for MAX plus Ⅱ , hardware description language is VHDL. Competitors ma y be divided into eight groups, vies to answer first when each to the host puts forward the problems in the shortest possible time to make judgments, and press the buttons vies to answer the question. When the first man press buttons, then on screen display supervisor number, the corresponding lights, and other groups circuit will buttons blockade, make it doesn39。t work. If responder time no contest, the alarm light. Answers questions, by a host will restore all keys and start again next contest. And according to the design scheme and design platform pleted programming and program test, through to run the program in time sequence waveform simulation verified effectively the correctness of design, and then realized the design goal. Keywords: latch, display, Scareanswering manometers。 MAX plus Ⅱ 。 VHDL. 目錄 1 引 言 .......................................................... 1 課程設(shè)計目的 ................................................. 1 課程設(shè)計具體要求及功能 ........................................ 1 2 EDA和 MAX plusⅡ 簡介 ........................................ 2 EDA 簡介 ..................................................... 2 MAX plusⅡ ................................................... 2 3 設(shè)計方案 ........................................................ 4 搶答器控制系統(tǒng)的設(shè)計思路 ...................................... 4 搶答器的系統(tǒng)結(jié)構(gòu)及工作原理 ..................................... 4 具體實現(xiàn) ..................................................... 6 4 系統(tǒng)仿真 .......................................... 錯誤 !未定義書簽。 頂層模塊及管腳介紹 .............................. 錯誤 !未定義書簽。 仿真結(jié)果分析 ................................................ 20 小結(jié) ................................................ 錯誤 !未定義書簽。 參考文獻 ............................................ 錯誤 !未定義書簽。 附錄 ................................................ 錯誤 !未定義書簽。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 1 頁 共 29 頁 1 引 言 隨著科學(xué)技術(shù)的不斷發(fā)展，促使人們學(xué)科學(xué)、學(xué)技術(shù)、學(xué)知識的手段多種多樣。搶答器作為一種工具，已廣泛應(yīng)用于各種競賽場合。 本課程設(shè)計以 8 路搶答器為理念，實現(xiàn)優(yōu)先搶答、判決、鎖存及數(shù)碼管顯示等功能。 在本次計中，系統(tǒng)開發(fā)平臺為 MAX plusⅡ [2] 。 MAX plusⅡ 是 Altera 公司提供的FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 Max plusⅡ 界面友好，使用便捷，被譽為業(yè)界最易 用易學(xué)的 EDA 軟件。在 Max plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。 在本次設(shè)計中，采用的 硬件描述語言是 VHDL[1]（ VeryHighSpeed Integrated Circuit Hardware Description Language）。 VHDL 語言是一種用于電路設(shè)計的高級語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機高級語言。 課程設(shè)計目的 學(xué)習(xí) ALTERA 公司的 FPGA/CPLD 的結(jié)構(gòu)、特點和性能。學(xué)習(xí)集成開發(fā)軟件 MAX plus II/Quartus II 的使用及設(shè)計過程。熟悉 EDA 工具設(shè)計數(shù)字電路設(shè)計方法，掌握 VHDL硬件描述語言設(shè)計方法。根據(jù)給定題目設(shè)計數(shù)字電路，來加深對可編程邏輯器件的理解和掌握。 課程設(shè)計具體要求及功能 在所選擇器件內(nèi)完成八路搶答器的設(shè)計，要求設(shè)計完成后芯片具有搶答器的全部功能、包括顯示和操作接口。搶答器要求有八路搶答 輸入，搶答邏輯設(shè)計合理（具有搶答鎖定），搶答編號顯示，搶答成功指示，搶答完成后狀態(tài)復(fù)位。在相應(yīng)的器件平臺上完成設(shè)計的輸入、編譯、綜合或適配通過。 8 路搶答器控制系統(tǒng)是娛樂活動中經(jīng)常使用的重要基礎(chǔ)設(shè)備之一，根據(jù)搶答要求，系統(tǒng)所需實現(xiàn)的功能如下： (1) 主持人按鍵清零，數(shù)碼顯示 0，蜂鳴器不叫，進入搶答狀態(tài)。 (2) 主持人發(fā)出開始命令， 8 人開始搶答。其中一人先按下?lián)尨疰I，蜂鳴器發(fā)出鳴叫，數(shù)碼顯示該人號碼，其他人再按鍵，系統(tǒng)不再響應(yīng)，直至主持人按鍵清零，下一次搶答開始。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 2 頁 共 29 頁 2 EDA 及 MAX plus Ⅱ 簡介 EDA 簡介 EDA（ Electronics Design Automatio