【正文】 規(guī) 則由主持人減 分 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 7 頁 共 29 頁 檢測(cè)開關(guān) S 置“搶答”狀態(tài)，主持按系統(tǒng)清除按鍵，搶答器處于禁止?fàn)顟B(tài)，編號(hào)顯示器滅燈；主持人松開，宣布“開始”，搶答器工作。1Q 為 0，使 74LS148 的使能端 =0， 74LS148 處于允許編碼狀態(tài)，同時(shí) 1Q 為 0，使 74LS48的滅燈輸入端 =0，數(shù)碼管無顯示。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊(duì)的輸入信號(hào)在顯示器上輸出；用控制電路和主持人開關(guān)啟動(dòng)報(bào)警電路，以上兩部分組成主體電路。當(dāng)按鍵松開即按下時(shí)， 74LS148 的 ,1?EXY 此時(shí)由于仍為 1Q＝１，使 ST ＝１，所以 74LS148 仍處于禁止?fàn)顟B(tài)，確保不會(huì)出二次按鍵時(shí)輸入信號(hào)，保證了搶答者的優(yōu)先性。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 10 頁 共 29 頁 圖 定時(shí)電路 報(bào)警電路： 由 555 定時(shí)器和三極管構(gòu)成的報(bào)警電路如圖 所示。圖 43的工作原理是：主持人控制開關(guān)從 清除 位置撥到 開始 位置時(shí)，來自于圖 41 中的74LS279 的輸出 1Q=0，經(jīng) G3 反相， A＝ 1，則時(shí)鐘信號(hào) CP 能夠加到 74LS192 的 CPD時(shí)鐘輸入端，定時(shí)電路進(jìn)行遞減計(jì)時(shí)。（ 74LS48 為 4線－ 七段譯碼器 /驅(qū)動(dòng)器 ， 下圖 為邏輯圖） ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 12 頁 共 29 頁 B I N / 7 S E G[ T 2 ]14amp。 ARCHITECTURE a OF change IS BEGIN process(q1,q2,q3,q4,q5,q6,q7,q8,clr) variable temp:STD_LOGIC_vector(7 downto 0)。q8。 when11111110=m=1000。 USE 。 s8: IN STD_LOGIC。q2=39。q6=39。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 15 頁 共 29 頁 q3=s3。 END a。event and clk=39。 end if。 BCD: out STD_LOGIC_VECTOR(7 downto 0))。 WHEN 0110 = BCD =01111101。 對(duì)應(yīng)的管腳圖和仿真圖如下： ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 18 頁 共 29 頁 圖 數(shù)碼管顯示管 模塊管腳圖 圖 數(shù)碼管顯示管 模塊仿真圖 編譯管腳設(shè)置： 程序輸入完成后然后選擇用于編程的目標(biāo)芯片 :選擇菜單 “ Assign”→“ Device” , 窗口中的 Device Family 是器件序列欄 , 先在此欄中選擇 MAX7000S。 圖 頂層文件管腳圖 圖 頂層仿真波形圖 s1,s2,s3,s4,s5,s6,s7,s8輸入 q1,q2,q3,q4,q5,q6,q7,q8鎖存輸出 M編碼輸出和 BCD顯示輸入 clk時(shí)鐘 控制信號(hào) clr 0,清零 1為開始搶答 en搶答成功 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 20 頁 共 29 頁 BCD數(shù)碼管顯示輸出 仿真結(jié)果分析 搶答必須發(fā)聲在一個(gè)時(shí)鐘周期里且 保證 clr=1 時(shí)才有效，而對(duì)應(yīng)數(shù)碼顯示管模塊可得知， 若 當(dāng)“ s1”搶答則數(shù)碼管 為 00111111對(duì)應(yīng) 顯示 “ 06”， s1 搶答成功 且揚(yáng)聲器 發(fā)聲，搶答完成，其他號(hào)碼搶答同理。在此表示衷心的感謝 ！ 在課程設(shè)計(jì) 的這段時(shí)間里，我認(rèn)為收獲還是很多的，不但進(jìn)一步掌握了數(shù)字電子技術(shù)的 基礎(chǔ)知識(shí)及一門專業(yè)仿真軟件 的基本操作，還提高了自己的設(shè)計(jì)能力及動(dòng)手能力，同時(shí)對(duì)于搶答器 來了個(gè)系統(tǒng)的總結(jié)。 ENTITY change IS // 程序名稱 ： change PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。q3amp。 // 當(dāng) temp=10111111 時(shí)對(duì)應(yīng)的 q2 搶答 ， m顯示 2 when11011111=m=0011。 en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 // 定義輸入端 s2 s3: IN STD_LOGIC。 // 定義輸出端 q1~q8 END lock。139。139。q6=s6。 USE 。139。end if。 // 定義輸出端 BCD END display。 //當(dāng) m=6 時(shí)，輸出 BCD=7D WHEN 0111 = BCD =00000111。 USE 。 // 定義搶答信號(hào)輸入端 s4 s5 : IN STD_LOGIC。 // 定義輸入端 q1 q2 : IN STD_LOGIC。 // 定義輸入端 clr en : OUT STD_LOGIC。 // 定義輸入端 m BCD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) // 定義輸出端 BCD )。 s7 : IN STD_LOGIC。 q6 : OUT STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC。 u3: display PORT MAP(m = SYNTHESIZED_WIRE_9, BCD = BCD)。 BEGIN u1: change PORT MAP(q1 = SYNTHESIZED_WIRE_0, q2 = SYNTHESIZED_WIRE_1, q3 = SYNTHESIZED_WIRE_2, q4 = SYNTHESIZED_WIRE_3, q5 = SYNTHESIZED_WIRE_4, q6 = SYNTHESIZED_WIRE_5, q7 = SYNTHESIZED_WIRE_6, q8 = SYNTHESIZED_WIRE_7, clr = clr, en = SYNTHESIZED_WIRE_8, m = SYNTHESIZED_WIRE_9)。 SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 28 頁 共 29 頁 q4 : OUT STD_LOGIC。 s5 : IN STD_LOGIC。 END COMPONENT。 // 定義輸入端 q7 q8 : IN STD_LOGIC。 END qiangdaqi。 // 定義搶答信號(hào)輸入端 s2 s3 : IN STD_LOGIC。 END a。 //當(dāng) m=4 時(shí)，輸出 BCD=66 WHEN 0101 = BCD =01101101。 ENTITY display IS // 程序名稱 ： display PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。039。139。 搶答成功揚(yáng)聲器發(fā)聲 模塊 程序： LIBRARY ieee。q4=s4。139。139。 // 定義輸入端 s8 clr: IN STD_LOGIC。 ENTITY lock IS // 程序名稱 ： lock PORT(s1: IN STD_LOGIC。 // 當(dāng) temp=11111110 時(shí)對(duì)應(yīng)的 q8 搶答， m顯示 8 when others=m=1111。 case temp is when01111111=m=0001。 begin temp:=q1amp。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 22 頁 共 29 頁 參考文獻(xiàn) [1]邢建平， 曾繁泰 .VHDL程序設(shè)計(jì)教程 [M].北京 ： 清華大學(xué)出版社， 2020年 ， 11月 . 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