【正文】 規(guī) 則由主持人減 分 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 7 頁 共 29 頁 檢測開關(guān) S 置“搶答”狀態(tài)，主持按系統(tǒng)清除按鍵，搶答器處于禁止?fàn)顟B(tài)，編號顯示器滅燈；主持人松開，宣布“開始”，搶答器工作。1Q 為 0，使 74LS148 的使能端 =0， 74LS148 處于允許編碼狀態(tài)，同時 1Q 為 0，使 74LS48的滅燈輸入端 =0，數(shù)碼管無顯示。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊的輸入信號在顯示器上輸出；用控制電路和主持人開關(guān)啟動報警電路，以上兩部分組成主體電路。當(dāng)按鍵松開即按下時， 74LS148 的 ,1?EXY 此時由于仍為 1Q＝１，使 ST ＝１，所以 74LS148 仍處于禁止?fàn)顟B(tài)，確保不會出二次按鍵時輸入信號，保證了搶答者的優(yōu)先性。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 10 頁 共 29 頁 圖 定時電路 報警電路： 由 555 定時器和三極管構(gòu)成的報警電路如圖 所示。圖 43的工作原理是：主持人控制開關(guān)從 清除 位置撥到 開始 位置時，來自于圖 41 中的74LS279 的輸出 1Q=0，經(jīng) G3 反相， A＝ 1，則時鐘信號 CP 能夠加到 74LS192 的 CPD時鐘輸入端，定時電路進(jìn)行遞減計時。（ 74LS48 為 4線－ 七段譯碼器 /驅(qū)動器 ， 下圖 為邏輯圖） ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 12 頁 共 29 頁 B I N / 7 S E G[ T 2 ]14amp。 ARCHITECTURE a OF change IS BEGIN process(q1,q2,q3,q4,q5,q6,q7,q8,clr) variable temp:STD_LOGIC_vector(7 downto 0)。q8。 when11111110=m=1000。 USE 。 s8: IN STD_LOGIC。q2=39。q6=39。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 15 頁 共 29 頁 q3=s3。 END a。event and clk=39。 end if。 BCD: out STD_LOGIC_VECTOR(7 downto 0))。 WHEN 0110 = BCD =01111101。 對應(yīng)的管腳圖和仿真圖如下： ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 18 頁 共 29 頁 圖 數(shù)碼管顯示管 模塊管腳圖 圖 數(shù)碼管顯示管 模塊仿真圖 編譯管腳設(shè)置： 程序輸入完成后然后選擇用于編程的目標(biāo)芯片 :選擇菜單 “ Assign”→“ Device” , 窗口中的 Device Family 是器件序列欄 , 先在此欄中選擇 MAX7000S。 圖 頂層文件管腳圖 圖 頂層仿真波形圖 s1,s2,s3,s4,s5,s6,s7,s8輸入 q1,q2,q3,q4,q5,q6,q7,q8鎖存輸出 M編碼輸出和 BCD顯示輸入 clk時鐘 控制信號 clr 0,清零 1為開始搶答 en搶答成功 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 20 頁 共 29 頁 BCD數(shù)碼管顯示輸出 仿真結(jié)果分析 搶答必須發(fā)聲在一個時鐘周期里且 保證 clr=1 時才有效，而對應(yīng)數(shù)碼顯示管模塊可得知， 若 當(dāng)“ s1”搶答則數(shù)碼管 為 00111111對應(yīng) 顯示 “ 06”， s1 搶答成功 且揚聲器 發(fā)聲，搶答完成，其他號碼搶答同理。在此表示衷心的感謝 ！ 在課程設(shè)計 的這段時間里，我認(rèn)為收獲還是很多的，不但進(jìn)一步掌握了數(shù)字電子技術(shù)的 基礎(chǔ)知識及一門專業(yè)仿真軟件 的基本操作，還提高了自己的設(shè)計能力及動手能力，同時對于搶答器 來了個系統(tǒng)的總結(jié)。 ENTITY change IS // 程序名稱 ： change PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。q3amp。 // 當(dāng) temp=10111111 時對應(yīng)的 q2 搶答 ， m顯示 2 when11011111=m=0011。 en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 // 定義輸入端 s2 s3: IN STD_LOGIC。 // 定義輸出端 q1~q8 END lock。139。139。q6=s6。 USE 。139。end if。 // 定義輸出端 BCD END display。 //當(dāng) m=6 時，輸出 BCD=7D WHEN 0111 = BCD =00000111。 USE 。 // 定義搶答信號輸入端 s4 s5 : IN STD_LOGIC。 // 定義輸入端 q1 q2 : IN STD_LOGIC。 // 定義輸入端 clr en : OUT STD_LOGIC。 // 定義輸入端 m BCD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) // 定義輸出端 BCD )。 s7 : IN STD_LOGIC。 q6 : OUT STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC。 u3: display PORT MAP(m = SYNTHESIZED_WIRE_9, BCD = BCD)。 BEGIN u1: change PORT MAP(q1 = SYNTHESIZED_WIRE_0, q2 = SYNTHESIZED_WIRE_1, q3 = SYNTHESIZED_WIRE_2, q4 = SYNTHESIZED_WIRE_3, q5 = SYNTHESIZED_WIRE_4, q6 = SYNTHESIZED_WIRE_5, q7 = SYNTHESIZED_WIRE_6, q8 = SYNTHESIZED_WIRE_7, clr = clr, en = SYNTHESIZED_WIRE_8, m = SYNTHESIZED_WIRE_9)。 SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 28 頁 共 29 頁 q4 : OUT STD_LOGIC。 s5 : IN STD_LOGIC。 END COMPONENT。 // 定義輸入端 q7 q8 : IN STD_LOGIC。 END qiangdaqi。 // 定義搶答信號輸入端 s2 s3 : IN STD_LOGIC。 END a。 //當(dāng) m=4 時，輸出 BCD=66 WHEN 0101 = BCD =01101101。 ENTITY display IS // 程序名稱 ： display PORT(m: IN STD_LOGIC_VECTOR(3 downto 0)。039。139。 搶答成功揚聲器發(fā)聲 模塊 程序： LIBRARY ieee。q4=s4。139。139。 // 定義輸入端 s8 clr: IN STD_LOGIC。 ENTITY lock IS // 程序名稱 ： lock PORT(s1: IN STD_LOGIC。 // 當(dāng) temp=11111110 時對應(yīng)的 q8 搶答， m顯示 8 when others=m=1111。 case temp is when01111111=m=0001。 begin temp:=q1amp。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 22 頁 共 29 頁 參考文獻(xiàn) [1]邢建平， 曾繁泰 .VHDL程序設(shè)計教程 [M].北京 ： 清華大學(xué)出版社， 2020年 ， 11月 . [2]甘登岱，田富鵬，朱利娜 . EDA培訓(xùn)教程 [M].北京：機(jī)械工業(yè)出版社， 2020年， 3月 . [3] 楊頌華 . 電子線路 EDA仿真技術(shù) [M].西安 ： 西安交通大學(xué)出版社 ， 2020年， 2月 . [4] 蔣小燕，俞偉均，張立臣 .EDA技術(shù)及 VHDL [M].南京：東南大學(xué)出版社， 2020年，12月 . [5] 劉欲曉 .EDA 技術(shù)與 VHDL 電路開發(fā)應(yīng)用實踐 [M].北京： 電子工業(yè)出版社， 2020 年 ，4月 . [6] 王冬梅 ,張建秋 .《 八路搶答器設(shè)計與實現(xiàn) 》 [J]. 佳木斯大學(xué)學(xué)報 (自然科學(xué)版 ), 2020,(06).2226. [7] 丁建偉 .《 搶答器電路設(shè)計 》 [J].蘭州工業(yè)高等?？茖W(xué)校學(xué)報 ,2020,(04).1317. ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 23 頁 共 29 頁 附錄 1：程序 元 器件清單 : 74LS48 3個 電阻 68 KΩ 1個 74LS121 1個 電阻 510Ω 2個 74LS148 1個 電容 10uF 2個 74LS192 2個 電容 1個 74LS279 1個 電容 100uF 1個 NE555 2個 發(fā)光二極管 2個 電阻 1 KΩ 1個 按鍵開關(guān) 9個 電阻 10 KΩ 9個 共陰數(shù)碼管 3個 電阻 15 KΩ 1個 74LS00 1個 電阻 KΩ 1個 74LS11 1個 電阻 KΩ 1個 三極管 3DG12 1個 電阻 100 KΩ 1個 編碼模塊程序： LIBRARY ieee。在 設(shè)計 的過程中， 陳 老師 還 給予了指導(dǎo)，并提供了很多與該 設(shè)計 相關(guān)的重要信息，培養(yǎng)了我們對 課程設(shè)計的興趣，豐富了我們的知識 。選擇菜單“ Max plusII”→“ simulator” ,啟動仿真操作 ,結(jié)束后觀察仿真波形 如 圖 所示 。 END PROCESS。 WHEN 0100 = BCD =01100110。 USE 。 else sound1=39。 END t。 end if。 else q1=s1。 q5=39。) then q1=39。 s6: IN STD_LOGIC。 對應(yīng)的管腳圖和仿真圖如下： ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 14 頁 共 29 頁 圖 編碼模塊 管腳