【正文】 = BCD =01011011。 對(duì)應(yīng)的管腳圖和仿真圖如下： 圖 搶答成功揚(yáng)聲器發(fā)聲 模塊管腳圖 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 17 頁 共 29 頁 圖 搶答成功揚(yáng)聲器發(fā)聲 模塊仿真圖 數(shù)碼管顯 示管 相關(guān) 程序 ： LIBRARY ieee。) then sound1=39。 ENTITY t IS PORT(clk,en: in STD_LOGIC。 q7=s7。q8=39。q4=39。 ARCHITECTURE a OF lock IS BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr =39。 s4: IN STD_LOGIC。 end process。 when11101111=m=0100。q4amp。 clr : IN STD_LOGIC。同時(shí)， 門 G1 處于關(guān)門狀態(tài)，封鎖 CP 信號(hào)，使定時(shí)電路保持00 狀態(tài)不變，從而實(shí)現(xiàn)功能 ③ 的要求。 (b) 當(dāng)參賽選手按動(dòng)搶答 鍵時(shí)，揚(yáng)聲器發(fā)聲，搶答電路和定時(shí)電路停止工作。可預(yù)置時(shí)間的電路選用十進(jìn)制同步加減計(jì)數(shù)器 74LS192 進(jìn)行設(shè)計(jì)，具體電路如圖 所示 。該電路完成兩個(gè)功能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號(hào)，同時(shí)譯碼顯示電路顯示編號(hào)；二是禁止其他選手按鍵操作無效。同時(shí) 1Q=1，使 74LS148 的 =1， 74LS148 處于禁止?fàn)顟B(tài)，從而封鎖了其 他按鍵的輸入。 圖 搶答器總體方框圖 優(yōu)先判斷與編號(hào)鎖存電路 :其 電路如圖 所示。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 5 頁 共 29 頁 圖 搶答器結(jié)構(gòu)框圖 （ 2）工作流程： 搶答 按紐 優(yōu)先編碼電路 鎖存器 譯碼 電路 控制電路 報(bào)警電路 定時(shí) 電路 譯碼 電路 顯示 電路 譯碼 顯示 主持人控制開關(guān) 秒脈沖產(chǎn)生電路 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 6 頁 共 29 頁 圖 搶答器工作流程 搶答器的基本工作原理 :在搶答競(jìng)賽或呼叫時(shí)，有多個(gè)信號(hào)同時(shí)或不同時(shí)送入主電路中，搶答器內(nèi)部的寄存器工作，并識(shí)別、記錄第一個(gè)號(hào)碼，同時(shí)內(nèi)部的定時(shí)器開始工作，記錄有關(guān)時(shí)間并產(chǎn)生超時(shí)信號(hào)。 搶答器的 系統(tǒng)結(jié)構(gòu) 及工作原理 （ 1）系統(tǒng)結(jié)構(gòu)： 如圖 所示為搶答器的結(jié)構(gòu)框圖，它由主體電路和擴(kuò)展電路兩部分組成。在 Windows 2020 上除了安裝軟件外 ， 為了使用 ByteBlaster(MV)下載功能 ， 還必須安裝硬件驅(qū)動(dòng) (Drivers)以支持 MAX plus2 對(duì) PC 機(jī)并行口的操作 。 ●設(shè)計(jì)編譯 MAX plus II 編譯一個(gè)設(shè)計(jì)時(shí)， Compiler 在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件， Message Processor（信息處理程序）可自動(dòng)定位錯(cuò)誤 。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用。其中一人先按下?lián)尨疰I，蜂鳴器發(fā)出鳴叫，數(shù)碼顯示該人號(hào)碼，其他人再按鍵，系統(tǒng)不再響應(yīng)，直至主持人按鍵清零，下一次搶答開始。學(xué)習(xí)集成開發(fā)軟件 MAX plus II/Quartus II 的使用及設(shè)計(jì)過程。 MAX plusⅡ 是 Altera 公司提供的FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 頂層模塊及管腳介紹 .............................. 錯(cuò)誤 !未定義書簽。若搶答時(shí)間內(nèi)無人搶答，則報(bào)警燈亮。 （ 3）通過課程設(shè)計(jì)培養(yǎng)學(xué)生嚴(yán)謹(jǐn)?shù)目茖W(xué)態(tài)度和團(tuán)隊(duì)協(xié)作精神。 長(zhǎng)沙理工大學(xué) 《 通信電路 EDA》課程設(shè)計(jì)報(bào)告 ** 學(xué) 院 城南學(xué)院 專 業(yè) 通信工程 班 級(jí) 通信 0801 學(xué) 號(hào) 學(xué)生姓名 ** 指導(dǎo)教師 課程成績(jī) 完成日期 2020 年 12 月 31 日 課程設(shè)計(jì)任務(wù)書 城南 學(xué)院 計(jì)算機(jī)與通信工程 系 通信 工程 專業(yè) 課程名稱 通信電路 EDA 課程設(shè)計(jì) 時(shí)間 2020～ 2020 學(xué)年 第 1 學(xué)期 16~18 周 學(xué)生姓名 ** 指導(dǎo)老師 題 目 基于 VHDL 語言的 8路搶答器設(shè)計(jì) 主要內(nèi)容：本課程設(shè)計(jì)要求設(shè)計(jì)一個(gè) 8路搶答器。 （ 2） 學(xué)生 按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。當(dāng)?shù)谝粋€(gè)人按下按鍵后，則在顯示器上顯示該組的號(hào)碼，對(duì)應(yīng)的燈亮，同時(shí)電路將其他各組按鍵封鎖，使其不起作用。 VHDL. 目錄 1 引 言 .......................................................... 1 課程設(shè)計(jì)目的 ................................................. 1 課程設(shè)計(jì)具體要求及功能 ........................................ 1 2 EDA和 MAX plusⅡ 簡(jiǎn)介 ........................................ 2 EDA 簡(jiǎn)介 ..................................................... 2 MAX plusⅡ ................................................... 2 3 設(shè)計(jì)方案 ........................................................ 4 搶答器控制系統(tǒng)的設(shè)計(jì)思路 ...................................... 4 搶答器的系統(tǒng)結(jié)構(gòu)及工作原理 ..................................... 4 具體實(shí)現(xiàn) ..................................................... 6 4 系統(tǒng)仿真 .......................................... 錯(cuò)誤 !未定義書簽。 在本次計(jì)中，系統(tǒng)開發(fā)平臺(tái)為 MAX plusⅡ [2] 。 課程設(shè)計(jì)目的 學(xué)習(xí) ALTERA 公司的 FPGA/CPLD 的結(jié)構(gòu)、特點(diǎn)和性能。 (2) 主持人發(fā)出開始命令， 8 人開始搶答。現(xiàn)在對(duì) EDA 的概念或范疇用得很寬。因此，設(shè)計(jì)人員可以根據(jù)自己的實(shí)際情況靈活選擇使用。 MAX plus2在 Windows 2020/XP上一旦安裝完畢 ，經(jīng) 過設(shè)置即可使用硬件下載功能 。當(dāng)主持人未按下開關(guān)開始搶答前，參賽選手若按下開關(guān)，則搶答系統(tǒng)發(fā)出蜂鳴聲報(bào)警并顯示犯規(guī)組別。如果再次搶答必須由主持人再次操作 清除 和 開始 狀態(tài)開關(guān) 。如果再次搶答必須由主持人再次按動(dòng)系統(tǒng)清除按鍵。當(dāng)有選手將按鍵開關(guān)按下時(shí)，搶答器將接受并顯示搶答結(jié)果，假設(shè)按下的是 S4，則 74LS148 的編碼輸出為 011，此代碼送入 74LS279 鎖存后，使 4Q3Q2Q=100，亦即 74LS148 的輸入為 0100；又 74LS148 的優(yōu)先編碼標(biāo)志輸出 為 0，使 1Q=1，即 =1， 74LS148 處于譯碼狀態(tài)，譯碼的結(jié)果顯示為“ 4”。 搶答電路： 參考電路如圖 所示。） 圖 搶答電路 定時(shí)電路： 由節(jié)目主持人根據(jù)搶答題的難易程度，設(shè)定一次搶答的時(shí)間，通過預(yù)置時(shí)間電路對(duì)計(jì)數(shù)器進(jìn)行預(yù)置，計(jì)數(shù)器的時(shí)鐘脈沖由秒脈沖電路提供。 圖 報(bào)警電路 時(shí)序控制電路： 時(shí)序控制電路是搶答器設(shè)計(jì)的關(guān)鍵，它要完成以下三項(xiàng)功能： (a) 主持人將控制開關(guān)撥到 開始 位置時(shí)，揚(yáng)聲器發(fā)聲，搶答電路和定時(shí)電路進(jìn)人 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 11 頁 共 29 頁 正常搶答工作狀態(tài)。當(dāng)定時(shí)時(shí)間到時(shí)，則 定時(shí)到信號(hào) 為 0， ST =1， 74LS148 處于禁止工作狀態(tài)，禁止選手進(jìn)行搶答。 ENTITY change IS PORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC。q3amp。 when11011111=m=0011。 en = temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr。 s3: IN STD_LOGIC。 END lock。139。139。q6=s6。 USE 。139。 END a。 WHEN 0001 = BCD =00000110。 WHEN 1001 = BCD =01101111。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計(jì) 第 19 頁 共 29 頁 4 系統(tǒng) 仿真 頂層模塊及管腳介紹 編譯成功后進(jìn)行仿真。 仿真無誤，由本次仿真結(jié)果可知該設(shè)計(jì)成功的實(shí)現(xiàn)了 8 路搶答器的搶答功能。 但 這 都 將有助于我今后的學(xué)習(xí)，端正自己的學(xué)習(xí)態(tài)度，從而更加努力的學(xué)習(xí)。 // 定義 輸出端 m en: OUT STD_LOGIC)。q6amp。 // 當(dāng) temp=11110111 時(shí)對(duì)應(yīng)的 q5 搶答， m顯示 5 when11111011=m=0110。 鎖存 模塊 程序： LIBRARY ieee。 // 定義輸入端 s5 s6: IN STD_LOGIC。) then // 整個(gè) if 語句實(shí)現(xiàn)鎖存功能，當(dāng) clr=0 時(shí)， s1~s8 鎖住；當(dāng) clr=1q時(shí)， s1~s8 解鎖 ,q1~q8 對(duì)應(yīng)輸出 s1~s8 的值 q1=39。 q5=39。 else q1=s1。 end if。 // 定義輸出： sound1 END t。 // 揚(yáng)聲器 sound1=39。 數(shù)碼管顯示管對(duì)應(yīng)程序 ： LIBRARY ieee。 // 當(dāng) m=1 時(shí)，輸出 BCD=06 WHEN 0010 = BCD =01011011。 //當(dāng) m=9 時(shí)，輸出 BCD=6F WHEN OTHERS = BCD =00000000。 // 定義輸入端 clr clk : IN STD_LOGIC。 // 定義搶答信號(hào)輸入端 s7 s8 : IN STD_LOGIC。 // 定義輸入端 q4 q5 : IN STD_LOGIC。 COMPONENT t PORT(clk : IN STD_LOGIC。 // 輸入端 s1 s2 : IN STD_LOGIC。 q1 : OUT STD_LOGIC。 END COMPONENT。 SIGNAL SYNTHESIZED_WIRE_7 : STD_LOGIC。