【正文】 具設(shè)計數(shù)字電路設(shè)計方法，掌握 VHDL硬件描述語言設(shè)計方法。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。 Max plusⅡ 界面友好，使用便捷，被譽為業(yè)界最易 用易學的 EDA 軟件。搶答器作為一種工具，已廣泛應(yīng)用于各種競賽場合。 仿真結(jié)果分析 ................................................ 20 小結(jié) ................................................ 錯誤 !未定義書簽。t work. If responder time no contest, the alarm light. Answers questions, by a host will restore all keys and start again next contest. And according to the design scheme and design platform pleted programming and program test, through to run the program in time sequence waveform simulation verified effectively the correctness of design, and then realized the design goal. Keywords: latch, display, Scareanswering manometers。回答完問題后，由主持人將所有按鍵恢復，重新開始下一輪搶答。 在 本次 設(shè) 計中，系統(tǒng)開發(fā)平臺為 MAX plusⅡ ， 硬件描述語言是 VHDL。 （ 4）學生應(yīng)抱著嚴謹認真的態(tài)度積極投入到課程設(shè)計過程中，認真查閱相應(yīng)文獻以及實現(xiàn)，給出個人分析、設(shè)計以及實現(xiàn)。其中一人先按下?lián)尨疰I，蜂鳴器發(fā)出鳴叫，數(shù)碼顯示該人號碼，其他人再按鍵，系統(tǒng)不再 響應(yīng)，直至主持人按鍵清零，下一次搶答開始。要求如下： 1. 搶答器具有八路搶答輸入。 2. 搶答器具有邏輯設(shè)計合理（具有搶答鎖定），搶答編碼顯示，搶答成功指示，搶答完成后狀態(tài)復位等功能。 要求： （ 1）要求能獨立地運用 VHDL 語言、 EDA 相關(guān)知識和 Max Plus II 仿真軟件，編制一個簡單的課程設(shè)計。 應(yīng) 當提交的文件： （ 1）課程 設(shè)計 報告。競賽 者可以分為 8 組，搶答時各組對主持人提出的問題要在最短的時間內(nèi)做出判斷，并按下?lián)尨鸢存I回答問題。 并且 依據(jù)設(shè)計方案和設(shè)計平臺完成了程序編寫 和 程序調(diào)試，通過 運行程序及時序 波形 的仿真有效驗證了設(shè)計的正確性 ，初步實現(xiàn)了設(shè)計目標 。 MAX plus Ⅱ 。 參考文獻 ............................................ 錯誤 !未定義書簽。 本課程設(shè)計以 8 路搶答器為理念，實現(xiàn)優(yōu)先搶答、判決、鎖存及數(shù)碼管顯示等功能。在 Max plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。根據(jù)給定題目設(shè)計數(shù)字電路，來加深對可編程邏輯器件的理解和掌握。 8 路搶答器控制系統(tǒng)是娛樂活動中經(jīng)常使用的重要基礎(chǔ)設(shè)備之一，根據(jù)搶答要求，系統(tǒng)所需實現(xiàn)的功能如下： (1) 主持人按鍵清零，數(shù)碼顯示 0，蜂鳴器不叫，進入搶答狀態(tài)。它是為解決自動控制系統(tǒng)設(shè)計而提出的 。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計進行八路搶答器的系統(tǒng)，大量工作可以通過計算機完成，并可以將搶答器從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 MAX plus Ⅱ 簡介 Max plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 ●設(shè)計輸入 MAX plus II 軟件的設(shè)計輸入方式有多種，主要包括原理圖輸入方式、文本輸入方式、波形設(shè)計輸入方式、層次設(shè)計輸入方式和底層設(shè)計輸入方式。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 3 頁 共 29 頁 ●器件編程 MAX plus II Programmer 是使用 Compiler 生成的編程文件對 Altera 器件進行編程的 。這種方法的優(yōu)點是配置方 便、迅速，便于修改。設(shè)置一個系統(tǒng)清除和搶答控制開關(guān) Reset, 該開關(guān)由主持人控制。 擴展功能：該電路具有犯規(guī)報警功能。擴展電路完成檢測數(shù)碼管工作情況。當一輪搶答之后，定時器停止、禁止二次搶答、定時器顯示剩余時間。搶答器的工作流程分為、系統(tǒng)復位、正常流程、犯規(guī)流程等幾部 分 。當一輪搶答之后，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。該電路主要完成兩個功能：一是分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號；二是禁止其他選手按鍵，其按鍵操作無效。 當系統(tǒng)清除按鍵松開時，搶答器處于等待狀態(tài)。（ 74LS148 為 8線－ 3 線優(yōu)先編碼器， 圖 為 74LS148 和 74LS279 的引腳圖和真值表?，F(xiàn)簡單介紹搶答器設(shè)計中的搶答電路、定時電 路、報警電路、時序控制電路、顯示及譯碼電路。當開關(guān) S 置于 “開始 ”時，搶答器處,010012 ?YYY ,0?EXY 經(jīng) RS 鎖存后， 1Q=1， BI =1， 74LS48 處于工作狀態(tài)， 4Q3Q2Q=101，經(jīng)譯碼顯示為 “5”。（ LS148為８線－３線優(yōu)先編碼器 。 該電路簡單，無需用到晶振，芯片都是市場上容易購得的。PR 為控制信號，當 PR 為高電平時，多諧振蕩器工作，反之，電路停振。 根據(jù)上面的功能要求，設(shè)計的時序控制電路如圖 所示。當選手在定時時間內(nèi)按動搶答鍵時， 1Q＝ 1，經(jīng) G3 反相， A＝ 0，封鎖 CP 信號，定時器處于保持工作狀態(tài)；同時，門 G2 的輸出 ST =1， 74LS148 處于禁止工作狀態(tài)，從而實現(xiàn)功能 ② 的要求。 圖 時序控制電路 顯示與譯碼電路： 七 段顯示譯碼器 與數(shù)碼管如下圖 7 段顯示譯碼 所示，74LS48 將鎖存器 74LS279 的信號譯碼，輸出給數(shù)碼管。 USE 。 en: OUT STD_LOGIC)。q2amp。q6amp。 when10111111=m=0010。 when11111011=m=0110。 end case。 對應(yīng)的管腳圖和仿真圖如下： ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 14 頁 共 29 頁 圖 編碼模塊 管腳圖 圖 編碼模塊 仿真圖 鎖存程序： LIBRARY ieee。 s2: IN STD_LOGIC。 s6: IN STD_LOGIC。 q1,q2,q3,q4,q5,q6,q7,q8: OUT STD_LOGIC)。) then q1=39。 q3=39。 q5=39。 q7=39。 else q1=s1。 q5=s5。 end if。 USE 。 END t。) then if(en=39。 else sound1=39。 end process。 USE 。 ARCHITECTURE a OF display IS BEGIN PROCESS(m) BEGIN CASE m IS WHEN 0000 = BCD =00111111。 WHEN 0100 = BCD =01100110。 WHEN 1000 = BCD =01111111。 END PROCESS。 圖 編碼管腳 編譯無誤后經(jīng)“ MAX+PLUSE II”中的“ FLOORPLAN EDITOR” 菜單 ,進行輸入、輸出管腳設(shè)置 ,將元件端口放置到 EPM7128SLC84 15 芯片適當?shù)?I/O 口 ,并用手工調(diào)整按 上 圖所示設(shè)置。選擇菜單“ Max plusII”→“ simulator” ,啟動仿真操作 ,結(jié)束后觀察仿真波形 如 圖 所示 。則數(shù)碼管顯示分別為 4F、 7D、 7F、 5B、07。在 設(shè)計 的過程中， 陳 老師 還 給予了指導，并提供了很多與該 設(shè)計 相關(guān)的重要信息，培養(yǎng)了我們對 課程設(shè)計的興趣，豐富了我們的知識 。 本次設(shè)計在程序上花費的時間是最久的，我們 上網(wǎng)找資料，上圖書館，盡可能的了解關(guān)于八路搶答器的知識，在設(shè)計的過程中也遇到了很多問題，理論知識的不足在這次課設(shè)中表現(xiàn)的很明顯。 ** 基于 VHDL 語言的 8 路搶答器設(shè)計 第 22 頁 共 29 頁 參考文獻 [1]邢建平， 曾繁泰 .VHDL程序設(shè)計教程 [M].北京 ： 清華大學出版社， 2020年 ， 11月 . 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