【正文】 將開始按鈕 h按下之后，選手 1， 2， 3， 4開始搶答，網(wǎng)中是 1 號(hào)選手最先按下， q[7..O]顯示段碼結(jié)果為 06(臺(tái)號(hào)顯示為 1)，此時(shí)定時(shí)器開始 T 作做減計(jì)數(shù)， qh[3..0]和 ql [3..O]依次減小 (為截取整張仿真圖。 ql[3..0]個(gè)位看不清楚 )，當(dāng) qh[3..O]和 ql[3..O]減到 0 時(shí)說明 100S 的時(shí)間已到， sound 信號(hào)變成高電平．報(bào)警器報(bào)警，選手停止答題。結(jié)束后主持人可以復(fù)位后將開始按鈕 h按下重新進(jìn)行下一輪的搶答。仿真結(jié)束后，進(jìn)行管腳鎖定，在 pin location／ chip 中添加輸人輸 m 端可用的引腳編號(hào)，并編譯通過，最后通過 Byteblaster 編程電纜下載文件，將所設(shè)計(jì)的內(nèi)容下載到 FI EX10K 系列 EPF10K10LC84— 4器件進(jìn)行測試。經(jīng)實(shí)際電路測試驗(yàn)證，達(dá)到了設(shè)計(jì)的要求。 仿真圖及其功能說明： Ch31a 模塊： 圖 6 Ch31a模塊仿真波形 此模塊為掃描模塊，此時(shí) sel 相當(dāng)于一個(gè)計(jì)數(shù)器，當(dāng) sel 為 000 時(shí)，輸出 d1， sel為 001 時(shí)，輸出 d2， sel 為 010 到 110 時(shí)，輸出 1111， sel 為 111 時(shí)，輸出 d3。 Ch41a 模塊： 圖 7 h41a模塊仿真波形 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 15 頁 共 26 頁 此模塊用二進(jìn)制顯示搶答的結(jié)果，搶答結(jié)果是低電平有效。由仿真圖可見，當(dāng) d1搶答成功時(shí)，顯示 0001， d2 搶答成功時(shí)，顯示 0010， d3 搶答成功時(shí)顯示 0011， d4搶答成功時(shí)顯示 0100.，無人搶答時(shí)顯示 1111。 Sel 模塊： 圖 8 Sel模塊仿真波形 此模塊相當(dāng)于一個(gè)計(jì)數(shù)器，在每個(gè)時(shí)鐘上升沿 到來時(shí) ，輸出就自加 1。 Count 模塊： 圖 9 Count 模塊仿真波形 此模塊實(shí)現(xiàn)倒計(jì)時(shí)功能，初始時(shí)為 0000，當(dāng)上升沿到來時(shí)低位從 1001 開始自減1，減到 0000 時(shí)高位開始從 1001 自減 1，知道最后低位、高位都為 0。 Lockb 模塊： 圖 10 Lockb模塊仿真波形 此為鎖存模塊，主持人按下復(fù)位鍵時(shí)，清零。當(dāng) clk 上升沿到來時(shí)，將 d1 賦值給 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 16 頁 共 26 頁 q1， d2 賦值給 q2， d3 賦值給 q3， d4 賦值給 q4。 Feng 模塊： 圖 11 Feng模塊仿真波形 主持人按下復(fù)位鍵，清零，當(dāng)有人搶答，即 cp 為下降沿時(shí)，輸出高電平。 Disp 模塊： 圖 12 Disp 模塊仿真波形 此為譯碼模塊 ，將二進(jìn)制轉(zhuǎn)化成代碼段， d 為 0000 時(shí)，輸出 0111111； d 為 0001時(shí)，輸出 0000110； d 為 0010 時(shí)，輸出 1011011； d 為 0011 時(shí)，輸出 1001111； d 為0100 時(shí)，輸出 1100110； d 為 0101 時(shí)，輸出 1101101； d 為 0110 時(shí)，輸出 1111101； d為 0111 時(shí)，輸出 0100111； d 為 1000 時(shí)，輸出 1111111； d 為 1001 時(shí)，輸出 1101111；其他時(shí)候?yàn)?0000000。 整個(gè)電路的仿真圖： 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 17 頁 共 26 頁 圖 13 頂層電路仿真波形 主持人按下復(fù)位鍵，當(dāng)有人搶答時(shí)，鎖存其組號(hào)，并開始倒計(jì)時(shí)。掃描模塊將這些信息轉(zhuǎn)換成段碼段后掃描輸出。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 18 頁 共 26 頁 結(jié) 論 本文 介紹 了基于 FPGA 的智能電子搶答器 的設(shè)計(jì) ， 本設(shè)計(jì) 使用 VHDL 語言 ， 對(duì)智能搶答器的每一個(gè)模塊進(jìn)行分析，設(shè)計(jì)，編譯，并在 quartersII 軟件的支持下，對(duì)其進(jìn)行仿真。通過反復(fù)的編譯、仿真、檢查、 修改，證明本次設(shè)計(jì)的搶答器各項(xiàng)功能復(fù)合預(yù)定標(biāo)準(zhǔn)。 但其中仍存在一些不足之處， 請(qǐng)多見諒！ 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 19 頁 共 26 頁 致 謝 本設(shè)計(jì) 是在指導(dǎo)老師周廣 麗 老師的精心指導(dǎo)下完成的。周老師 有著深厚的理論水平，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，最可貴的是她會(huì)不厭其煩的為我們解決她力所能及的問題。就比如我的一個(gè) quartersII 的軟件她就幫我裝了差不多有五遍，可從來都沒有一絲的不耐煩。在此我首先向周廣利老師致以深深的敬意和由衷的感謝！ 在整個(gè)設(shè)計(jì)過程中，我身邊的同學(xué)，特別是同組的同學(xué)們也給予了我很大的幫助，他們幫我解決了很多細(xì)節(jié)上的問題，使我能夠 更好更順利的完成我的畢業(yè)設(shè)計(jì)，謝謝你們！ 通過做這次的畢業(yè)設(shè)計(jì)，我學(xué)到了很多， 無論是理論知識(shí)的鞏固和進(jìn)步還是實(shí)際操作的掌握，都讓我受益匪淺。這些很大程度都得益于曾經(jīng)幫助過我的老師和同學(xué)，請(qǐng)?jiān)试S我在此向他們表示誠摯的感謝。 最后，我要向百忙之中抽時(shí)間對(duì)本文進(jìn)行審閱，評(píng)議和參與本人論文答辯的各位老師表示感謝 ，謝謝！ 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 20 頁 共 26 頁 參 考 文 獻(xiàn) [1]江國強(qiáng)． EDA技術(shù)與應(yīng)用 [M]． 2021,電子工業(yè)出版社 . [2]劉開緒．可編程邏輯器件在搶答器電路設(shè)計(jì)中的應(yīng)用 [J]．沈陽工業(yè)大學(xué)學(xué) 報(bào) ,2021, 29(1):lO3— 1O6. [3]胡丹．基于 VHDI 的智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) [J]．現(xiàn)代機(jī)械 ,2021,(3):54 — 55. [4]章忠全．電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) [M]．中國電力出版社 ,1999． [5]高曙光．可編程邏輯器件原理、開發(fā)與應(yīng)用 [M]．西安：西安電子科技大學(xué)出 版社 ,2021． [6] 劉開緒．?dāng)?shù)字式搶答器的設(shè)計(jì)與實(shí)現(xiàn) [J1．電子工程師． ： 69— 71． [7]閻石．?dāng)?shù)字電子技術(shù)基礎(chǔ) [M]．北京：高等教育出版社 ,1999． [8]馮祥．可編程邏輯器件在數(shù)字系統(tǒng)中的應(yīng)用 [J]．國外電子元器件 ,2021(5):58 — 59． [9]劉延文，唐慶玉，段玉生． EDA技術(shù)是實(shí)現(xiàn)電工學(xué)研究型教學(xué)的良好手段 [J]．實(shí) 驗(yàn)技術(shù)與管理 ,2021(8)： 6568． [10]韓芝俠．一款工作可靠的智力競賽搶答器電路的設(shè)計(jì)與分析 [J].現(xiàn)代電子技 術(shù) ,2021,28(20)： 29— 31． [11]侯伯亨，顧新． VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)．西安 :西安電子科 技大學(xué)出版社 ,1997. [12]常青 ,陳輝煌．可 變成專用集成電路及其應(yīng)用與設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)．北京 :國防工 業(yè)出版社 ,1998. [13]郭勇． EDA技術(shù)基礎(chǔ) (第 2版 )[M].機(jī)械工業(yè)出版社 ,2021． 314— 320． [14] Enoch O Longic and Microprocessor Design with VHDL[M]. ThomsonEngineering,2021. [15]Sudhakar VHDL:from simulation to synthesis[M].Prentice Hall,2021. 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 21 頁 共 26 頁 4 電子搶答器源程序 各模塊 VHDL源代碼 1)、搶答鑒別模塊 FENG的 VHDL源程序 LIBRARY IEEE。 USE 。 ENTITY FENG IS PORT(CP,CLR:IN STD_LOGIC。 Q :OUT STD_LOGIC)。 END FENG。 ARCHITECTURE FENG_ARC OF FENG IS BEGIN PROCESS(CP,CLR) BEGIN IF CLR=39。039。THEN Q=39。039。 ELSIF CP39。EVENT AND CP=39。039。THEN Q=39。139。 END IF。 END PROCESS。 END FENG_ARC。 2)、片選信號(hào)產(chǎn)生模塊 SEL 的 VHDL 源程序 LIBRARY IEEE。 USE 。 ENTITY SEL IS PORT(CLK:IN